ダブルパストランジスタ論理を適用した高速108ビット加算回路

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概要

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従来CMOS LSIは、微細加工技術の進歩により動作速度の改善がなされてきた。しかし、近年の急激なマイクロプロセッサの高性能化要求に対処するためには、この微細化に加え回路技術による高速化が必須である。今回108ビット加算回路に、ダブルパストランジスタ論理(DPL : Duuble Pass Transistor Logic)および高速桁上げ先見回路を適用し、シミュレーションにて、これらの高速化技術の有効性を示すことができたので報告する。
社団法人電子情報通信学会の論文
1994-09-26

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