2重センスラッチによる2.6ns CMOSウェーブパイプラインSRAM
スポンサーリンク
概要
- 論文の詳細を見る
キャッシュSRAMのアクセスおよびサイタルの高速化のために、2重センスラッチによるウエーブパイプライン方式、および低振幅セルフリセット回路を提案した。2重センスラッチ方式により、メモリに遅延変動があっても、安定に外部にデータを取り出すことができる。これらの回路技術と0.25ミクロンCMOSフロセスにより16KビットSRAMを設計、シミュレーションした結果、電源電圧2Vでの最小サイクル時間2.6ns、2.5Vの標準条件下でのアクセス時間2.6nsを得た。
- 社団法人電子情報通信学会の論文
- 1994-07-25
著者
-
中込 儀延
株式会社 日立製作所 半導体事業部
-
中込 儀延
日立製作所中央研究所
-
佐々木 勝郎
日立製作所中央研究所
-
樋口 久幸
日立製作所中央研究所
-
高杉 恒一
日立製作所中央研究所
-
山中 俊明
日立製作所中央研究所
-
山中 俊明
(株)日立製作所中央研究所
-
橘 下
日立製作所中央研究所
-
山中 俊明
日立 中研
関連論文
- リーク電流低域による256Mb-DRAMの低消費電力化
- ギガビットDRAM用高データレート回路技術
- 階段波出力バッファを用いた低ノイズ・高速データ伝送
- 220MHz 1Gb DRAM用分散形サブアレー制御方式
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討(マイクロ・プロセッサ,ニューラルネットワーク)
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討
- 低電力RISCプロセッサ向け2-portキャッシュメモリ
- オフセット電圧に影響されないセンスアンプを搭載した6ns 4Mb CMOS SRAM
- 大容量、低電圧、高速動作に適したSRAMメモリーセル技術Stacked Split Word-line(SSW)セル
- パストランジスタ・マルチプレクサを適用した高速54×54ビット乗算器
- ダブルパストランジスタ論理を適用した高速108ビット加算回路
- ダブルパストランジスタ論理(DPL)を適用した高速32ビットALU
- 高速ロックインを特徴とする逐次比較型ディジタルDLL
- ディープサブミクロンCMOSFET設計における高温RTAのインパクト(ディープサブミクロンMOSトランジスタ技術小特集)
- 超微細CMOSFET設計における高温RTAのインパクト
- 薄膜アモルファスSiスルーチャネルドーピングを用いた0.25μm埋込チャネル型PMOSFET
- 論理混載チップのためのDRAMマクロのモジュール化設計方式の提案
- 強誘電体キャパシタを用いたVcc/2プレート不揮発性DRAMの提案及びシミュレーションによる検証
- Vcc/2共通プレートを可能とする不揮発性強誘電体メモリの動作方式の提案
- 2重センスラッチによる2.6ns CMOSウェーブパイプラインSRAM
- 超LSIの低電圧化
- 1ビット線セルを用いた16MビットCMOS・SRAM
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- DRAM論理混線チップのための並列パイプラインデータ転送方式
- 3次元CG用メディアチップの検討
- 高注入効果をとり入れたBi-CMOS回路の動作解析
- サブミクロンBiCMOS,CMOS,バイポ-ラECL論理回路の遅延時間の解析