ダブルパストランジスタ論理(DPL)を適用した高速32ビットALU
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概要
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パストランジスタ論理を用いた高速加算器の回路技術について報告する。低電圧での回路性能が向上するダブルパストランジスタ論理(DPL:Double Pass-transistor Logic)を提案した。DPLは電流経路を2経路持つ特徴により,入力容量を増加することなくゲートの動作速度が向上する。また,加算器のキャリー伝搬におけるパストランジスタの直列接続を解消するため,キャリー伝搬回路に条件付きキャリー選択(CCS:Conditional Carry Selection)方式を提案した。これらの高速化手法の組み合わせにより32ビットALUの加算時間を30%減少できた。0.25μm CMOS技術により32ビットALUの試作を行い,電源電圧2.5Vにおいて加算時間1.5nsを実測した。
- 社団法人電子情報通信学会の論文
- 1993-06-24
著者
-
中込 儀延
(株)日立製作所半導体事業部
-
鈴木 誠
日立製作所中央研究所
-
中込 儀延
株式会社 日立製作所 半導体事業部
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中込 儀延
日立製作所中央研究所
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鈴木 誠
日立製作所 中央研究所
-
大久保 教夫
日立製作所中央研究所
-
佐々木 勝朗
日立製作所 (アメリカ)
-
鈴木 誠
日立 中研
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