リーク電流低域による256Mb-DRAMの低消費電力化
スポンサーリンク
概要
- 論文の詳細を見る
- 社団法人電子情報通信学会の論文
- 1998-03-06
著者
-
中村 正行
(株)日立製作所デバイス開発センター
-
川瀬 靖
日立デバイスエンジニアリング(株)
-
堀口 真志
(株)日立製作所半導体事業部
-
長谷川 雅俊
(株)日立製作所デバイス開発センター
-
秋葉 武定
日立デバイスエンジニアリング(株)
-
梶谷 一彦
(株)日立製作所デバイス開発センター
-
中込 儀延
(株)日立製作所半導体事業部
-
梶谷 一彦
エルピーダメモリ(株)開発センター
-
梶谷 一彦
日立製作所デバイス開発センタ
-
梶谷 一彦
(株)日立製作所デバイス開発センタ
-
長谷川 雅俊
日立製作所デバイス開発センタ
-
中込 儀延
株式会社 日立製作所 半導体事業部
-
中込 儀延
日立製作所中央研究所
関連論文
- リーク電流低域による256Mb-DRAMの低消費電力化
- ECL 1 Mb Bi-CMOS DRAM の回路設計
- ファイル応用を指向した256MビットDRAMの回路技術
- ギガビットDRAM用高データレート回路技術
- A 750MHz 144Mb Cache DRAM LSI with Speed Scalable Design and Programmable at-speed Function-Array BIST(VSLI一般(ISSCC'03関連特集))
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ギガビット時代のDRAM設計における統計的手法導入の提案(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
- 不揮発DRAM用高耐性・低電力回路技術
- 高速・低電力強誘電体メモリを実現する新読み出し回路方式
- 階段波出力バッファを用いた低ノイズ・高速データ伝送
- 220MHz 1Gb DRAM用分散形サブアレー制御方式
- 2次元選択給電線方式によるギガビットDRAMのサブスレッショルド電流低減
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討(マイクロ・プロセッサ,ニューラルネットワーク)
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ミラー補償による高集積DRAM用電圧リミタ回路の安定化
- ギガビット時代のDRAM設計における統計的手法導入の提案
- パストランジスタ・マルチプレクサを適用した高速54×54ビット乗算器
- ダブルパストランジスタ論理を適用した高速108ビット加算回路
- ダブルパストランジスタ論理(DPL)を適用した高速32ビットALU
- 高速ロックインを特徴とする逐次比較型ディジタルDLL
- 論理混載チップのためのDRAMマクロのモジュール化設計方式の提案
- 強誘電体キャパシタを用いたVcc/2プレート不揮発性DRAMの提案及びシミュレーションによる検証
- Vcc/2共通プレートを可能とする不揮発性強誘電体メモリの動作方式の提案
- 2重センスラッチによる2.6ns CMOSウェーブパイプラインSRAM
- 超LSIの低電圧化
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- DRAM論理混線チップのための並列パイプラインデータ転送方式
- 3次元CG用メディアチップの検討
- 不揮発性強誘電体メモリにおける信号量簡易計算手法の提案