高速・低電力強誘電体メモリを実現する新読み出し回路方式

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概要

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• 強誘電体メモリの低電力化回路技術について, アレイ部の消費電流を1/(100)以下に低減するセンス方式の検討を行なった. (1) メインデータ線とサブデータ線間のチャージシェアにより1ビット選択メモリ動作を行い, 消費電流の低減と, 動作速度を20nsec短縮. (2) サプデータ線プリチャージ動作を選択的に制御するプリチャージ回路と合わせ, 既存の信号配線でサプデータ線間のクロストークに伴うアレイノイズをなくし, 情報保持の信頼性を向上. 強誘電体キャパシタモデルを組み込んだ回路シミュレーションにより, 本提案方式の基本動作を確認した.

• 社団法人電子情報通信学会の論文
• 1996-08-23

著者

• 木村 勝高

  (株)日立製作所中央研究所

• 関口 知紀

  (株)日立製作所システム開発研究所

• 永島 靖

  日立製作所デバイス開発センター

• 梶谷 一彦

  (株)日立製作所デバイス開発センター

• 梶谷 一彦

  日立製作所デバイス開発センタ

• 梶谷 一彦

  (株)日立製作所デバイス開発センタ

• 関口 知紀

  株式会社日立製作所中央研究所

• 藤澤 宏樹

  日立製作所デバイス開発センタ

• 阪田 健

  (株)日立製作所中央研究所

• 藤澤 宏樹

  (株)日立製作所 デバイス開発センタ

• 坂田 健

  (株)日立製作所 中央研究所

• 永島 靖

  (株)日立製作所 デバイス開発センタ

• 関口 知紀

  (株)日立製作所中央研究所

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