高速DRAMインタフェース用同期タイミング調整回路

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概要

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• 高速DRAMインタフェースのオンチップ同期タイミング調整回路を高精度化する、絞り込みアレー遅延回路(Squeezed Array Delay:SQUAD)を提案する。SQUADはアレー状に配列されたデジタルCMOS回路で構成され、100ps以下の時間分解能で一連の遅延信号を供給する。単位遅延回路に、入力パルス間の位相差圧縮機(Squeezer)を設けて動作を安定化させた。0.35μm技術で設計したSQUADの時間分解能は26psであった。同期タイミング調整回路に適用すると、100ps以下の誤差で2クロックサイクルでロックさせることが出来る。

• 社団法人電子情報通信学会の論文
• 1998-06-19

著者

• 青木 正和

  日立製作所半導体事業部

• 野田 浩正

  日立製作所半導体事業部

• 田中 均

  日立超LSIシステムズ

• 永島 靖

  日立製作所デバイス開発センター

• 青木 英之

  日立製作所半導体事業部

• 野田 浩正

  エルピーダメモリ(株)

• 田中 均

  (株)日立超LSIシステムズ

• 青木 正和

  日立製作所中央研究所

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