高速DRAMインタフェース用同期タイミング調整回路

スポンサーリンク

概要

• 論文の詳細を見る

• 高速DRAMインタフェースのオンチップ同期タイミング調整回路を高精度化する、絞り込みアレー遅延回路(Squeezed Array Delay:SQUAD)を提案する。SQUADはアレー状に配列されたデジタルCMOS回路で構成され、100ps以下の時間分解能で一連の遅延信号を供給する。単位遅延回路に、入力パルス間の位相差圧縮機(Squeezer)を設けて動作を安定化させた。0。35μm技術で設計したSQUADの時間分解能は26psであった。同期タイミング調整回路に適用すると、100ps以下の誤差で2クロックサイクルでロックさせることが出来る。

• 社団法人電子情報通信学会の論文
• 1998-06-19

著者

• 青木 正和

  日立製作所半導体事業部

• 野田 浩正

  日立製作所半導体事業部

• 田中 均

  日立超LSIシステムズ

• 永島 靖

  日立製作所デバイス開発センター

• 青木 英之

  日立製作所半導体事業部

• 野田 浩正

  エルピーダメモリ(株)

• 田中 均

  (株)日立超LSIシステムズ

• 青木 正和

  日立製作所中央研究所

関連論文

• カラムアクセス8.4ns,1.6Gbspデータ転送を実現する512M DDR3 SDRAMのデータ転送回路技術の開発(新メモリ技術とシステムLSI)
• 補間画素配置を用いた高解像度MOS形撮像素子
• 4-1 MOS単板カラーカメラの画質改善
• 高解像度MOS形固体撮像素子
• 3-13 MOS形固体撮像素子の垂直スメア
• 4-13 補色方式単板カラーカメラ
• 2-6 2/3インチ単板カラーカメラ用MOS形固体撮像素子
• 2-5 MOS形固体撮像素子の固定パターン雑音抑圧方法(その1)
• 2-3 MOS形固体撮像素子用低雑音走査回路
• 高速DRAMインタフェース用同期タイミング調整回路
• メモリLSIにおけるアナログ技術
• ファイル応用を指向した256MビットDRAMの回路技術
• ギガビットDRAM用高データレート回路技術
• A Precise On-Chip Voltage Generator for a Giga-scale DRAM with a Negative Word-line Scheme
• 高速・低電力強誘電体メモリを実現する新読み出し回路方式
• 階段波出力バッファを用いた低ノイズ・高速データ伝送
• 220MHz 1Gb DRAM用分散形サブアレー制御方式
• 2次元選択給電線方式によるギガビットDRAMのサブスレッショルド電流低減
• DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討(マイクロ・プロセッサ,ニューラルネットワーク)
• DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討
• 低電圧・低電力時代の回路技術
• ミラー補償による高集積DRAM用電圧リミタ回路の安定化
• 高速DRAMインタフェース用同期タイミング調整回路
• 高速DRAMインタフェース用同期タイミング調整回路
• 論理混載チップのためのDRAMマクロのモジュール化設計方式の提案
• 強誘電体キャパシタを用いたVcc/2プレート不揮発性DRAMの提案及びシミュレーションによる検証
• Vcc/2共通プレートを可能とする不揮発性強誘電体メモリの動作方式の提案
• C-12-8 低電圧出力バンドギャップ基準電圧発生回路の検討

もっと見る 閉じる

スポンサーリンク