階段波出力バッファを用いた低ノイズ・高速データ伝送
スポンサーリンク
概要
- 論文の詳細を見る
低ノイズで高速なデータ伝送を実現するため階段波出力バッファ回路を提案する。本回路は二段階に変化する階段状のパルスを送信し、重ね合わせの原理により受信波形のリンギングを低減する。シミュレーションにより、200MHzのデータ伝送の場合、ノイズマージンが従来回路の2.6倍に増加することを明らかにした。実験回路を試作し、本回路の基本的な効果を実験的に確認した。本回路をDRAM・プロセッサ間のインターフェースに用いることにより、データ伝送を高速化できる。
- 社団法人電子情報通信学会の論文
- 1995-05-26
著者
-
青木 正和
日立製作所半導体事業部
-
堀口 真志
(株)日立製作所半導体事業部
-
中込 儀延
(株)日立製作所半導体事業部
-
堀口 真志
日立製作所中央研究所
-
中込 儀延
株式会社 日立製作所 半導体事業部
-
中込 儀延
日立製作所中央研究所
-
関口 知紀
株式会社日立製作所中央研究所
-
阪田 健
日立製作所中央研究所
-
関口 知紀
日立製作所中央研究所
-
阪田 健
(株)日立製作所中央研究所
-
坂田 健
(株)日立製作所 中央研究所
-
上田 茂樹
日立製作所半導体事業部半導体開発センタ
-
関口 知紀
(株)日立製作所中央研究所
-
青木 正和
日立製作所中央研究所
関連論文
- スループットコンピューティング向け1Tbyte/s 1Gbit3次元積層DRAMアーキテクチャ (シリコン材料・デバイス)
- 異種OS共存技術(DARMA)の適用によるシステム移行方式
- 補間画素配置を用いた高解像度MOS形撮像素子
- 4-1 MOS単板カラーカメラの画質改善
- 高解像度MOS形固体撮像素子
- 3-13 MOS形固体撮像素子の垂直スメア
- 4-13 補色方式単板カラーカメラ
- 2-6 2/3インチ単板カラーカメラ用MOS形固体撮像素子
- 2-5 MOS形固体撮像素子の固定パターン雑音抑圧方法(その1)
- 2-3 MOS形固体撮像素子用低雑音走査回路
- 高速DRAMインタフェース用同期タイミング調整回路
- メモリLSIにおけるアナログ技術
- リーク電流低域による256Mb-DRAMの低消費電力化
- ファイル応用を指向した256MビットDRAMの回路技術
- 大容量DRAMの技術動向とサブ1-V DRAM動作低しきい値高感度アンプ動的制御方式(メモリ技術)
- ギガビットDRAM用高データレート回路技術
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ギガビット時代のDRAM設計における統計的手法導入の提案(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
- 不揮発DRAM用高耐性・低電力回路技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- A Precise On-Chip Voltage Generator for a Giga-scale DRAM with a Negative Word-line Scheme
- 高速・低電力強誘電体メモリを実現する新読み出し回路方式
- 階段波出力バッファを用いた低ノイズ・高速データ伝送
- 220MHz 1Gb DRAM用分散形サブアレー制御方式
- 2次元選択給電線方式によるギガビットDRAMのサブスレッショルド電流低減
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討(マイクロ・プロセッサ,ニューラルネットワーク)
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- サブ100nm時代の低リーク・低電力技術(パネルディスカッション)
- サブ100nm時代の低リーク・低電力技術(パネルディスカッション)
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 低電圧・低電力時代の回路技術
- ミラー補償による高集積DRAM用電圧リミタ回路の安定化
- ギガビット時代のDRAM設計における統計的手法導入の提案
- パストランジスタ・マルチプレクサを適用した高速54×54ビット乗算器
- ダブルパストランジスタ論理を適用した高速108ビット加算回路
- ダブルパストランジスタ論理(DPL)を適用した高速32ビットALU
- 情報制御システム統合のための高信頼化技術
- デモ18 ナノカーネル方式による異種OS共存技術「DARMA」の提案
- 3Z-2 ナノカーネル方式による異種OS共存技術「DARMA」の実装
- 3Z-1 ナノカーネル方式による異種OS共存技術「DARMA」の提案
- 命令トレースとロック取得状況測定モニタによるSMP性能評価
- 0.5V DRAMアレイ向け低しきい値CMOSプリアンプ(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 高速DRAMインタフェース用同期タイミング調整回路
- 高速DRAMインタフェース用同期タイミング調整回路
- 高速ロックインを特徴とする逐次比較型ディジタルDLL
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ(グリーン・コンピューティング,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 論理混載チップのためのDRAMマクロのモジュール化設計方式の提案
- 強誘電体キャパシタを用いたVcc/2プレート不揮発性DRAMの提案及びシミュレーションによる検証
- Vcc/2共通プレートを可能とする不揮発性強誘電体メモリの動作方式の提案
- 2重センスラッチによる2.6ns CMOSウェーブパイプラインSRAM
- 超LSIの低電圧化
- 半導体メモリ
- 画像メモリ : (1)半導体メモリ
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- DRAM論理混線チップのための並列パイプラインデータ転送方式
- 3次元CG用メディアチップの検討
- 不揮発性強誘電体メモリにおける信号量簡易計算手法の提案
- 4F[2] DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ (集積回路)
- 4F[2] DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ (シリコン材料・デバイス)
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ
- 半導体メモリ
- 3次元集積化技術を利用した高スループットコンピューティング向け1 Tbyte/s 1 GbitマルチコアDRAMアーキテクチャ(3次元メモリ・インタフェース,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 4F^2DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 4F^2DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)