220MHz 1Gb DRAM用分散形サブアレー制御方式
スポンサーリンク
概要
- 論文の詳細を見る
同期DRAMの最小クロックサイクル時間は、一般にサブアレーの動作時間により定まる。そのクリティカルパスには、入出力回路とサブアレーとの間のバスおよびサブアレー内の配線が含まれている。1Gbという高集積・大容量では、これらの配線遅延が高速動作の阻害要因となる。そこで分散形サブアレー制御方式を提案したので、その概要について報告する。
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
-
堀口 真志
(株)日立製作所半導体事業部
-
中込 儀延
(株)日立製作所半導体事業部
-
中込 儀延
株式会社 日立製作所 半導体事業部
-
中込 儀延
日立製作所中央研究所
-
阪田 健
(株)日立製作所中央研究所
-
坂田 健
(株)日立製作所 中央研究所
-
阪田 健
日立中央研究所
-
堀口 真志
日立中央研究所
-
竹内 幹
日立中央研究所
-
青木 正和
日立半導体事業部
-
中込 儀延
日立中央研究所
-
竹内 幹
(株)日立製作所半導体事業部
-
青木 正和
日立製作所中央研究所
関連論文
- 補間画素配置を用いた高解像度MOS形撮像素子
- 4-1 MOS単板カラーカメラの画質改善
- 高解像度MOS形固体撮像素子
- 3-13 MOS形固体撮像素子の垂直スメア
- 4-13 補色方式単板カラーカメラ
- 2-6 2/3インチ単板カラーカメラ用MOS形固体撮像素子
- 2-5 MOS形固体撮像素子の固定パターン雑音抑圧方法(その1)
- 2-3 MOS形固体撮像素子用低雑音走査回路
- 高速DRAMインタフェース用同期タイミング調整回路
- リーク電流低域による256Mb-DRAMの低消費電力化
- ファイル応用を指向した256MビットDRAMの回路技術
- ギガビットDRAM用高データレート回路技術
- 不揮発DRAM用高耐性・低電力回路技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- A Precise On-Chip Voltage Generator for a Giga-scale DRAM with a Negative Word-line Scheme
- 高速・低電力強誘電体メモリを実現する新読み出し回路方式
- 階段波出力バッファを用いた低ノイズ・高速データ伝送
- 220MHz 1Gb DRAM用分散形サブアレー制御方式
- 2次元選択給電線方式によるギガビットDRAMのサブスレッショルド電流低減
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討(マイクロ・プロセッサ,ニューラルネットワーク)
- DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- One-hot-spotブロック符号を用いたネットワーク・ルータ向け大容量・低電力ダイナミックCAM(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 低電圧・低電力時代の回路技術
- ミラー補償による高集積DRAM用電圧リミタ回路の安定化
- パストランジスタ・マルチプレクサを適用した高速54×54ビット乗算器
- ダブルパストランジスタ論理を適用した高速108ビット加算回路
- ダブルパストランジスタ論理(DPL)を適用した高速32ビットALU
- 高速DRAMインタフェース用同期タイミング調整回路
- 高速DRAMインタフェース用同期タイミング調整回路
- 高速ロックインを特徴とする逐次比較型ディジタルDLL
- 論理混載チップのためのDRAMマクロのモジュール化設計方式の提案
- 強誘電体キャパシタを用いたVcc/2プレート不揮発性DRAMの提案及びシミュレーションによる検証
- Vcc/2共通プレートを可能とする不揮発性強誘電体メモリの動作方式の提案
- 2重センスラッチによる2.6ns CMOSウェーブパイプラインSRAM
- 超LSIの低電圧化
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- ビット間スキュー制御を有するシンクロナスDRAMの5GByte/sデータ伝送技術
- DRAM論理混線チップのための並列パイプラインデータ転送方式
- 3次元CG用メディアチップの検討
- 不揮発性強誘電体メモリにおける信号量簡易計算手法の提案