パストランジスタ・マルチプレクサを適用した高速54×54ビット乗算器
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概要
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パストランジスタ・マルチプレクサを適用した54x54ビット乗算器を、0.25μmCMOS技術を用い試作した結果について報告する。動作速度向上のため、新たにパストランジスタを使用した4-2コンプレッサ回路と条件付きキャリー選択方式による桁上げ先見回路を提案した。新しい回路は、パストランジスタの高い機能性により論理ゲートの並列処理を増すことで従来CMOS回路より高速動作を可能にしている。チップ面積は3.77x3.41mmであり、乗算時間は電源電圧2.5Vにおいて4.4nsである。
- 社団法人電子情報通信学会の論文
- 1994-10-21
著者
-
中込 儀延
(株)日立製作所半導体事業部
-
鈴木 誠
日立製作所中央研究所
-
中込 儀延
株式会社 日立製作所 半導体事業部
-
中込 儀延
日立製作所中央研究所
-
鈴木 誠
日立製作所 中央研究所
-
新保 利信
日立超LSIエンジニアリング
-
大久保 教夫
日立製作所中央研究所
-
佐々木 勝朗
日立製作所 (アメリカ)
-
鈴木 誠
日立 中研
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