2次元選択給電線方式によるギガビットDRAMのサブスレッショルド電流低減
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概要
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繰り返しCMOS回路ブロックのサブスレッショルド電流を低減するために、2次元選択給電線方式を提案した。この方式は、回路ブロックを複数のサブブロックに分割して2次元配置し、給電線を2次元選択することにより、選択的に給電するものである。この方式を階層型ワード線構成と組み合わせて用いることにより、16-Gb DRAMの動作電流を、363mAから16分の1の22mAに低減できる。
- 社団法人電子情報通信学会の論文
- 1993-11-26
著者
-
青木 正和
日立製作所半導体事業部
-
堀口 真志
(株)日立製作所半導体事業部
-
伊藤 清男
(株)日立製作所中央研究所
-
伊藤 清男
株式会社日立製作所中央研究所
-
伊藤 清男
日立製作所
-
堀口 真志
日立製作所中央研究所
-
阪田 健
日立製作所中央研究所
-
阪田 健
(株)日立製作所中央研究所
-
坂田 健
(株)日立製作所 中央研究所
-
青木 正和
日立製作所中央研究所
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