0.5V動作高速CMOS LSIの実現に向けたデバイス特性考慮回路設計(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
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概要
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0.5V動作高速CMOS LSIの実現可能性について検討を行った。はじめに,しきい値ばらつきを低減する技術として,完全空乏型MOSトランジスタ(FD MOS)と救済技術について述べる。次に,2種電源・2種しきい値ロジック回路と0.5V 6-T SRAM向け昇圧ワード電圧方式を提案し,25nmプレーナFD MOSを用いた評価結果を示す。さらに,プロセス・電圧・温度ばらつきを補正する回路の重要性について述べる。最後に,これらの技術を用いて,従来の1V CMOS LSIに比べて消費電力が1/10である22nm世代の0.5V動作高速CMOS LSIの実現可能性について述べる。
- 2012-04-16
著者
-
小田部 晃
(株)日立製作所 中央研究所
-
伊藤 清男
(株)日立製作所中央研究所
-
竹村 理一郎
(株)日立製作所中央研究所
-
土屋 龍太
(株)日立製作所中央研究所
-
堀口 真志
ルネサスエレクトロニクス(株)
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