スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ(低電圧/低消費電力技術,新デバイス・回路とその応用)
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概要
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高スループットコンピューティングを可能にする超高バンド幅大容量キャッシュ用DRAMを提案した。超高バンド幅を実現するため,5段パイプラインを持つマルチコアDRAMアーキテクチャ,8nsサイクル動作を実現するアーリーバーライト方式,TSVを用いた16Gbit/s高速I/Fの3つの技術を採用した。45nmの汎用DRAMプロセスを仮定した回路シミュレーションにより,バンド幅1Tbyte/sの1Gbit DRAMを消費電力19.5Wで実現でき,チップ面積は52mm^2に抑えられることを確認した。
- 2010-08-19
著者
-
小田部 晃
(株)日立製作所 中央研究所
-
関口 知紀
(株)日立製作所システム開発研究所
-
関口 知紀
株式会社日立製作所中央研究所
-
小埜 和夫
(株)日立製作所中央研究所
-
関口 知紀
(株)日立製作所中央研究所
-
柳川 善光
(株)日立製作所中央研究所
-
小田部 晃
(株)日立製作所中央研究所
-
小埜 和夫
(株)日立製作所 中央研究所
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