従来型メモリセルの1/3の面積を実現する縦型MOSを用いた4トランジスタSRAMセル(VLSI回路,デバイス技術(高速,低電圧,低電力))
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概要
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高集積なSRAMを実現するため,縦型MOSを用いた4トランジスタSRAMセルを開発した。本メモリセルは,基板上に形成された二つのNMOSと,これらの上層に形成された二つの縦型PMOSから構成される。本メモリセル構成により,130nmプロセス・テクノロジにおけるメモリセル面積を6トランジスタSRAMセルの1/3である0.78μm^2にできた。また,本メモリセルを低リーク化する電界緩和方式と,動作を安定化する2電源ワード線駆動方式を開発した。これら二つの回路技術により,メモリセルリーク電流を90%低減し,安定した読出し・書込み動作を実現するごとができた。
- 社団法人電子情報通信学会の論文
- 2004-08-12
著者
-
小田部 晃
(株)日立製作所 中央研究所
-
蒲原 史朗
ルネサステクノロジ
-
蒲原 史朗
(株)ルネサステクノロジ
-
長田 健一
(株)日立製作所中央研究所
-
斉藤 良和
(株)ルネサステクノロジ
-
北井 直樹
(株)日立超LSIシステムズ
-
茂庭 昌弘
(株)ルネサステクノロジ
-
小田部 晃
(株)日立製作所中央研究所
-
藤岡 美緒
(株)ルネサステクノロジ
-
森田 貞幸
(株)ルネサステクノロジ
-
長田 健一
株式会社日立製作所
-
長田 健一
(株)日立製作所 中央研究所
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