スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ
スポンサーリンク
概要
- 論文の詳細を見る
- 2010-08-19
著者
-
小田部 晃
(株)日立製作所 中央研究所
-
関口 知紀
(株)日立製作所システム開発研究所
-
小埜 和夫
(株)日立製作所中央研究所
-
関口 知紀
(株)日立製作所中央研究所
-
柳川 善光
(株)日立製作所中央研究所
-
小田部 晃
(株)日立製作所中央研究所
関連論文
- 依頼講演 双方向ローカルライトドライバ,1/0平均化リファレンスセル,2T1Rセルレイアウトを用いた32Mb SPRAM (集積回路)
- スループットコンピューティング向け1Tbyte/s 1Gbit3次元積層DRAMアーキテクチャ (集積回路)
- スループットコンピューティング向け1Tbyte/s 1Gbit3次元積層DRAMアーキテクチャ (シリコン材料・デバイス)
- 多値フラッシュメモリのスケーリングにおけるランダム・テレグラフ・シグナルの影響(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 多値フラッシュメモリのスケーリングにおけるランダム・テレグラフ・シグナルの影響
- 異種OS共存技術(DARMA)の適用によるシステム移行方式
- 大容量DRAMの技術動向とサブ1-V DRAM動作低しきい値高感度アンプ動的制御方式(メモリ技術)
- ギガビットDRAM用高データレート回路技術
- 書換え電流100μA,書換え速度416kB/sで動作する混載向け512kB相変化メモリ(新メモリ技術とシステムLSI)
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ギガビット時代のDRAM設計における統計的手法導入の提案(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
- 不揮発DRAM用高耐性・低電力回路技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- MISS型トンネル・ダイオード・メモリ用高S/N化技術
- 高速・低電力強誘電体メモリを実現する新読み出し回路方式
- 階段波出力バッファを用いた低ノイズ・高速データ伝送
- 0.4V高速動作、長リテンション時間を実現する12F^2ツインセルDRAMアレー(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- ギガビット時代のDRAM設計における統計的手法導入の提案
- 双方向ローカルライトドライバ, 1/0平均化リファレンスセル,2T1Rセルレイアウトを用いた32Mb SPRAM(新材料メモリ,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- 情報制御システム統合のための高信頼化技術
- デモ18 ナノカーネル方式による異種OS共存技術「DARMA」の提案
- 3Z-2 ナノカーネル方式による異種OS共存技術「DARMA」の実装
- 3Z-1 ナノカーネル方式による異種OS共存技術「DARMA」の提案
- 0.5V DRAMアレイ向け低しきい値CMOSプリアンプ(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ(グリーン・コンピューティング,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 従来型メモリセルの1/3の面積を実現する縦型MOSを用いた4トランジスタSRAMセル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 従来型メモリセルの1/3の面積を実現する縦型MOSを用いた4トランジスタSRAMセル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 磁性体メモリ最新動向と多値スピン注入MRAM(MLC-SPRAM)(プロセス・デバイス・回路シミュレーション及び一般)
- 多値フラッシュメモリのスケーリングにおけるランダム・テレグラフ・シグナルの影響(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 半導体メモリ
- 画像メモリ : (1)半導体メモリ
- 3次元集積化技術を利用した高スループットコンピューティング向け1Tbyte/s 1GbitマルチコアDRAMアーキテクチャ (集積回路)
- 高読出しディスターブ耐性と長リテンションを実現する高耐熱スピン注入RAM
- 双方向ローカルライトドライバ, 1/0平均化リファレンスセル, 2T1Rセルレイアウトを用いた32Mb SPRAM
- 4F[2] DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ (集積回路)
- 4F[2] DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ (シリコン材料・デバイス)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ (集積回路)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ (シリコン材料・デバイス)
- スループットコンピューティング向け1Tbyte/s 1Gbit 3次元積層DRAMアーキテクチャ
- 半導体メモリ
- スピン注入RAM(SPRAM)の動向および多値化技術(不揮発性メモリ,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 3次元集積化技術を利用した高スループットコンピューティング向け1 Tbyte/s 1 GbitマルチコアDRAMアーキテクチャ(3次元メモリ・インタフェース,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 4F^2DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 4F^2DRAMアレイ向け基板内ビット線型超低ノイズセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 0.5V小面積DRAMアレイ実現に向けた電流制御スイッチ付きセンスアンプ(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 依頼講演 0.5V動作高速CMOS LSIの実現に向けたデバイス特性考慮回路設計 (集積回路)
- 0.5V動作高速CMOS LSIの実現に向けたデバイス特性考慮回路設計(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- CT-2-3 DRAMの低電圧・低電力化技術(CT-2.サブ0.5V時代に向けた低電圧・低電力メモリ技術,チュートリアルセッション,ソサイエティ企画)