3次元システムLSI開発のためのチップレベルTSVプロセス(<特集>次世代電子機器を支える三次元積層技術と先端実装の設計・評価技術論文)
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概要
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Si貫通電極(TSV)を用いた三次元集積(3DI) LSIを早く,低コストで入手することを目的に,ダイシングされたチップの裏面からVia-last法を用いてTSVとバンプを形成する,チップレベルTSVプロセスを開発した.チップレベルTSVプロセスの三つの鍵は,プロセス中のチップをハンドリングする技術,チップ表面を平坦にする技術,Cu/low-k配線へのVia-last TSV形成技術である.本プロセスで作製した積層チップの電気特性から,TSVとコンタクト配線の接触抵抗はコンタクト配線のメタル幅や面積率に影響されること,Via-last TSV形成では孔底絶縁膜のオーバエッチングを抑制することが重要と分かった.更に,3層積層チップ間のデータ通信を2.0Gbpsで行うことができた.このように,チップレベルTSVプロセスを用いれば,ダイシング後のチップにTSV形成可能なので,TSV付きの希望のLSIを入手できるため,3DI技術の適用範囲が広がり,3DI技術を用いたシステムLSI開発を加適させることができる.
- 一般社団法人電子情報通信学会の論文
- 2013-11-01
著者
-
長田 健一
(株)日立製作所中央研究所
-
小柳 光正
東北大学未来科学技術共同研究センター
-
福島 誉史
東北大学未来科学技術共同研究センター
-
李 康旭
東北大学未来科学技術共同研究センター
-
Kobayashi M
Department Of Bioengineering And Robotics Tohoku University
-
朴澤 一幸
(株)日立製作所中央研究所ULSI研究部
-
河江 達也
九州大工
-
花岡 裕子
(株)日立製作所
-
古田 太
(株)日立製作所基礎研究所
-
Takeda Kazuyuki
Department Of Chemistry Graduate School Of Science Kyoto University:(present Address)division Of Adv
-
Takeda Ken-ichi
Hitachi, Ltd., Central Research Laboratory, Kokubunji, Tokyo 185-8601, Japan
-
長田 健一
(株)日立製作所 中央研究所
-
武田 健一
(株)日立製作所中央研究所
-
青木 真由
(株)日立製作所中央研究所
-
花岡 裕子
(株)日立製作所中央研究所
-
古田 太
(株)日立製作所中央研究所
-
朴澤 一幸
(株)日立製作所中央研究所
-
河江 連也
九大工
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