シリコン相補型単電子インバーター : V-PADOX法による作製とその特性評価
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概要
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単電子論理回路の集積化に適した単電子トランジスタ(SET)の作製手法、および、この手法を実際の論理回路作製に適用した結果を示す。本手法は、SOI基板上に二つの等価なSETを極めて狭い領域に作製することを可能にするものであり、我々はこれをVertical Pattern-Dependent Oxidation(V-PADOX)法と呼んでいる。この手法により形成される二つのSETを利用して、CMOS型単電子論理の基本回路である、相補型インバーターを作製した。回路は極めて小面積で、1トランジスタの占有面積は、100nm×100nmである。本回路において、電圧入出力としての信号の反転動作を確認するとともに、1を越える電圧利得を達成した。
- 社団法人電子情報通信学会の論文
- 2000-02-09
著者
-
永瀬 雅夫
NTT物性基礎研
-
小野 行徳
NTT物性科学基礎研究所
-
山崎 謙治
NTT物性科学基礎研究所
-
高橋 庸夫
NTT物性基礎研
-
栗原 健二
NTT物性科学基礎研
-
生津 英夫
NTT物性科学基礎研究所
-
村瀬 克実
NTT物性科学基礎研究所
-
永瀬 雅夫
Ntt物性科学基礎研究所
-
生津 英夫
日本電信電話株式会社 NTT物性科学基礎研究所
-
栗原 健二
NTTアドバンステクノロジ株式会社
-
高橋 庸夫
北海道大学情報科学研究科
-
永瀬 雅夫
Ntt 物性科学基礎研
-
生津 英夫
Ntt 物性科学基礎研
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