A Study of Capture-Safe Test Generation Flow for At-Speed Testing
スポンサーリンク
概要
- 論文の詳細を見る
- 2010-07-01
著者
-
MIYASE Kohei
Kyushu Institute of Technology
-
WEN Xiaoqing
Kyushu Institute of Technology
-
FURUKAWA Hiroshi
Kyushu Institute of Technology
-
YAMATO Yuta
Kyushu Institute of Technology
-
KAJIHARA Seiji
Kyushu Institute of Technology
-
梶原 誠司
九州工業大学:jst Crest
-
SALUJA Kewal
University of Wisconsin-Madison
-
Hatayama Kazumi
Starc
-
梶原 誠司
九州工業大学情報工学部電子情報工学科:九州工業大学マイクロ化システムセンター
-
梶原 誠司
九州工業大学情報工学部電子情報工学科:九州工業大学マイクロ化総合技術センタ
-
Saluja Kewal
Department Of Electrical And Computer Engineering University Of Wisconsin-madison
-
Saluja Kewal
Univ. Wisconsin‐madison Usa
-
Miyase K
Kyushu Institute Of Technology
-
Kajihara S
Kyushu Inst. Technol. Iizuka‐shi Jpn
-
Kajihara Seiji
Kyushu Insteitute Of Technology
-
Yamashita Yoshiyuki
Densotechno Co.
-
TAKASHIMA Atsushi
Kyushu Institute of Technology
-
NODA Kenji
STARC
-
ITO Hideaki
STARC
-
AIKYO Takashi
STARC
-
Kajihara Seiji
Faculty Of Computer Science And Systems Engineering Kyushu Institute Of Technology
-
Miyase Kohei
Faculty Of Computer Science And Systems Engineering Kyushu Institute Of Technology
-
Xiaoqing Wen
Department Of Information Engineering Mining College Akita University
-
Kajihara Seiji
Kyushu Inst. Technol. Iizuka‐shi Jpn
関連論文
- 順序回路に対するテスト系列中のドントケア値発見とテスト圧縮・消費電力削減への応用について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- 順序回路に対するテスト系列中のドントケア値発見とテスト圧縮・消費電力削減への応用について
- 部分X分解によるX故障モデルを用いた故障診断手法の高速化(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般)
- 3値テストパターンに対する遅延テスト品質計算とX割当について(遅延故障テスト,VLSI設計とテスト及び一般)
- High Launch Switching Activity Reduction in At-Speed Scan Testing Using CTX: A Clock-Gating-Based Test Relaxation and X-Filling Scheme
- ディレイテストにおけるパス選択基準とテストクオリティの評価
- 劣化検知テストにおけるパス選択について(テストII,デザインガイア2009-VLSI設計の新しい大地)
- 劣化検知テストにおけるパス選択について(テストII,デザインガイア2009-VLSI設計の新しい大地-)
- AI-1-7 フィールド高信頼化のための回路・システム機構(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- 論理回路の動作環境とトランジスタの劣化特性について(設計/テスト/検証)
- 順序回路用故障シミュレーションにおけるコンパイル方式の適用と効果について(セッション2 : 故障シミュレーションと故障診断, VLSI設計とテスト及び一般)
- ブロードサイドテストにおけるN回検出用テストパターンに対するX判定(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- ブロードサイドテストにおけるN回検出用テストパターンに対するX判定(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- ブロードサイドテストにおけるN回検出用テストパターンに対するX判定(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 符号化技術を用いた多重スキャン設計のテストデータ量削減について
- 符号化技術を用いた多重スキャン設計のテストデータ量削減について
- ドントケア判定と符号化によるテストデータ圧縮について
- 二重検出法に基づく故障シミュレーションの高速化について
- 二重検出法に基づく故障シミュレーションの高速化について
- 二重検出法に基づく故障シミュレーションの高速化について
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- Hybrid BIST Design for n-Detection Test Using Partially Rotational Scan(Special Issue on Test and Verification of VLSI)
- Compression/Scan Co-design for Reducing Test Data Volume, Scan-in Power Dissipation, and Test Application Time(Dependable Computing)
- Wrapper Scan Chains Design for Rapid and Low Power Testing of Embedded Cores(Dependable Computing)
- LSI回路のX故障によるPer-Test故障診断手法の拡張について(LSIの評価・診断・解析及び,品質)
- 低消費電力テストのための制約付テスト生成手法について(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 低消費電力テストのための制約付テスト生成手法について(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 低消費電力テストのための制約付テスト生成手法について
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンBISTにおけるマルチサイクルテストと部分観測方式の提案と評価(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- スキャンBISTにおけるマルチサイクルテストと部分観測方式の提案と評価(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 順序回路に対するテスト系列中のドントケア値発見とテスト圧縮・消費電力削減への応用について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- ショーパスディレイ : 故障モデルとテスト生成
- パス遅延故障におけるパス選択とテスト生成について
- パス遅延故障におけるパス選択とテスト生成について
- パス遅延故障におけるパス選択とテスト生成について
- パス遅延故障のテストにおけるパス選択手法について
- パス遅延故障のテストにおけるパス選択手法について
- 統計的遅延品質モデル(SDQM)のフィージビリティ評価(評価モデル,ディペンダブルコンピューティング論文)
- ブロードサイド方式におけるパス長を考慮した遷移故障用テストパターン生成について(欠陥ベーステスト,VLSI設計とテスト及び一般)
- ディレイ品質を予測する統計的品質モデル(非縮退故障モデルテスト, VLSI 設計とテスト及び一般)
- 超微細 LSI のパス遅延故障に対するテスト圧縮法について(非縮退故障モデルテスト, VLSI 設計とテスト及び一般)
- 信号値遷移削減のためのドントケア判定率の最適化に関する研究(テストI,デザインガイア2009-VLSI設計の新しい大地-)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地-)
- 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテストデータ量・テスト印加時間の削減(テスト容易化設計,システムLSI設計とその技術)
- 遷移遅延故障に対する高品質テスト生成手法について(セッション3 : テスト生成, VLSI設計とテスト及び一般)
- テスト系列短縮のための部分的並列なスキャンチェーンの構成法
- ドントケア判定と符号化によるテストデータ圧縮について
- ドントケア判定と符号化によるテストデータ圧縮について
- 信号値遷移削減のためのドントケア判定率の最適化に関する研究(テストI,デザインガイア2009-VLSI設計の新しい大地)
- BIST指向n検出TPGの提案
- BIST指向 n検出 TPGの提案
- BIST指向n検出TPGの提案
- トランジション故障に対するテストパターンの極小化手法について
- トランジション故障に対するテストパターンの極小化手法について
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- High Launch Switching Activity Reduction in At-Speed Scan Testing Using CTX : A Clock-Gating-Based Test Relaxation and X-Filling Scheme
- 論理回路に対するテスト実行時間削減法
- LC-3 テストパターン中の特定ビットにおけるドントケア判定法について(C. アーキテクチャ・ハードウェア)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出
- 入力ベクトルからの信号値を正当化する最小キューブ抽出
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般テスト)
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテスト圧縮手法
- An Application of Vector Coding with IBI Cancelling Demodulator and Code Elimination to Delay Spread MIMO Channels
- A Study of Capture-Safe Test Generation Flow for At-Speed Testing
- On Detection of Bridge Defects with Stuck-at Tests
- A Novel Per-Test Fault Diagnosis Method Based on the Extended X-Fault Model for Deep-Submicron LSI Circuits
- Scan Tree Design: Test Compression with Test Vector Modification (特集:システムLSIの設計技術と設計自動化)
- A Novel ATPG Method for Capture Power Reduction during Scan Testing(Dependable Computing)
- A Per-Test Fault Diagnosis Method Based on the X-Fault Model(Dependable Computing)
- A New Method for Low-Capture-Power Test Generation for Scan Testing(Dependable Computing)
- On Design for I_-Based Diagnosability of CMOS Circuits Using Multiple Power Supplies(Computer Components)
- Testing Core-Based System-on-a-Chip Designs
- Transistor Leakage Fault Diagnosis for CMOS Circuits(Special Issue on Test and Diagnosis of VLSI)
- Transistor Leakage Fault Diagnosis with I_DDQ and Logic Information
- Testing of k-FR Circuits under Highly Observable Condition
- On Delay Test Quality for Test Cubes
- A GA-Based X-Filling for Reducing Launch Switching Activity toward Specific Objectives in At-Speed Scan Testing
- Experimental Evaluations of Wireless Multihop Networks Associated with Intermittent Periodic Transmit(Terrestrial Radio Communications)
- Distribution-Controlled X-Identification for Effective Reduction of Launch-Induced IR-Drop in At-Speed Scan Testing
- A Statistical Quality Model for Delay Testing (Signal Integrity and Variability, VLSI Design Technology in the Sub-100nm Era)
- Adaptive Channel Estimation for MIMO-Constant Envelope Modulation
- Automatic Transmission Period Setting for Intermittent Periodic Transmission in Wireless Backhaul System
- A Capture-Safety Checking Metric Based on Transition-Time-Relation for At-Speed Scan Testing
- Estimation of Delay Test Quality and Its Application to Test Generation