テスト系列短縮のための部分的並列なスキャンチェーンの構成法
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概要
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順序回路に対する新しいテスト容易化設計法として,部分的並列なスキャンチェーンの構成法を提案する.提案手法は,スキャンチェーン上の一部のフリップフロップを並列に配置し,スキャンシフト操作の際にそれらを同時に制御や観測することによって,スキャンシフトクロック数を削減する.並列に配置するフリップフロップは,リタイミング技法を用いて選択ずる.また,リタイミング技法によって変換した回路に対してテストベクトルを生成し,それを元の回路に印加することによってテストを行う.本論文では,リタイミング後の回路と元の回路のテスタビリティについても議論する.最後に,ISCAS'89ベンチマーク回路に対する実験結果を示す.
- 社団法人電子情報通信学会の論文
- 1996-04-26
著者
-
梶原 誠司
九州工業大学情報工学部電子情報工学科
-
樋上 喜信
大阪大学 大学院工学研究科
-
梶原 誠司
九州工業大学:jst Crest
-
樹下 行三
大阪大学 大学院工学研究科
-
樹下 行三
大阪学院大 情報
-
梶原 誠司
九州工業大学
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