パス遅延故障におけるパス選択とテスト生成について
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概要
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パス遅延故障モデルは高性能なVLSIのテストに有効であるが、回路のパス数が非常に大きくなる場合がある、またはテスト不能なパスが多く含まれる場合があるなどの理由により、効果的なテストが困難である。本論文では、パス遅延故障に対するテスト生成手法を提案する。提案手法はテスト不能パス解析の結果を用い、活性化できる可能性が高く、回路内の各信号線に対して大きな遅延時間を与えるパスの集合を選択する。選択されたパスに対してATPGを適用し、パス遅延故障のテストパターンを生成する。本論文では、ISCASベンチマーク回路に対する実験結果により、本手法の有効性を示す。
- 社団法人電子情報通信学会の論文
- 1999-11-27
著者
-
笹尾 勤
九州工業大学情報工学部
-
村上 敦
九州工業大学 情報工学部 電子情報工学科
-
梶原 誠司
九州工業大学情報工学部電子情報工学科
-
レディ スダーカ
アイオワ大学
-
ポメランツ イリス
School of Electrical and Computer Engineering, Purdue University
-
レディ スダーカ
アイオワ大学 電気コンピュータ学科
-
梶原 誠司
九州工業大学:jst Crest
-
ポメランツ イリス
アイオワ大学電気コンピュータ学科
-
笹尾 勤
九州工業大学 情報工学部 マイクロ化総合技術センター
-
スダーカ M.レディ
アイオワ大学電気コンピュータ学科
-
ポメランツ イリス
School Of Electrical And Computer Engineering Purdue University
-
梶原 誠司
九州工業大学
-
笹尾 勤
九州工業大学 大学院 情報工学府 情報創成工学専攻
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