算術分解を用いた基数変換回路の構成法(3)(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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デジタル信号処理では,高速演算のために2以外の基数がよく用いられる.また,金融計算では,10進数が2進数の代わりに用いられる.このような場合,基数変換回路が必要である.我々は,2進数をq進数に変換する新しい基数変換回路の構成法を提案している.これは,weighted-wum(WS)関数の概念に基づく新しい方法である.各桁のWS関数をLUTカスケードと2進加算器とで計算し,それらをq進加算器で足し合わせることで基数変換器を構成する.本稿では,基数変換の合成ツールを開発したので報告する.これは,FPGA上の組込みメモリのデータ・パターンとVerilog-HDLでの回路記述を生成する.16ビットの2進10進変換器を例にその結果を示す.
- 社団法人電子情報通信学会の論文
- 2007-03-01
著者
-
笹尾 勤
九州工業大学情報工学部
-
松浦 宗寛
九州工業大学情報工学部
-
井口 幸洋
明治大学理工学部情報科学化
-
青山 俊一
明治大学理工学部情報科学化
-
井口 幸洋
明治大学理工学部情報科学科
-
笹尾 勤
九州工業大学 情報工学部 マイクロ化総合技術センター
-
笹尾 勤
九州工業大学情報工学部電子情報工学科
-
松浦 宗寛
九州工業大学大学院情報工学府情報創成工学専攻
-
笹尾 勤
九州工業大学 大学院 情報工学府 情報創成工学専攻
-
松浦 宗寛
九州工業大学 大学院 情報工学府 情報創成工学専攻
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