松浦 宗寛 | 九州工業大学 大学院 情報工学府 情報創成工学専攻
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概要
関連著者
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松浦 宗寛
九州工業大学 大学院 情報工学府 情報創成工学専攻
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笹尾 勤
九州工業大学 大学院 情報工学府 情報創成工学専攻
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松浦 宗寛
九州工業大学情報工学部
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笹尾 勤
九州工業大学 情報工学部 マイクロ化総合技術センター
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松浦 宗寛
九州工業大学大学院情報工学府情報創成工学専攻
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笹尾 勤
九州工業大学情報工学部
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中原 啓貴
九州工業大学情報工学部
-
笹尾 勤
九州工業大学情報工学部電子情報工学科
-
井口 幸洋
明治大学理工学部情報科学科
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井口 幸洋
明治大学理工学部情報科学化
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松浦 宗寛
九州工業大学情報工学部電子情報工学科
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中原 啓貴
鹿児島大学
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永山 忍
広島市立大学大学院情報科学研究科
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永山 忍
広島市立大学大学院 情報科学研究科 情報工学専攻
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永安 伸也
九州工業大学大学院情報創成工学専攻
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井口 幸洋
明治大学 理工学部 情報科学科
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永山 忍
明治大学理工学部
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伊勢野 総
明治大学理工学部
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川村 嘉郁
ルネサステクノロジ
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川村 嘉郁
株式会社ルネサステクノロジ
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草野 将樹
九州工業大学情報工学部電子情報工学科
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中村 和之
九州工業大学マイクロ化総合技術センター
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中村 和之
九州工業大学
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永山 忍
九州工業大学
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シン キ
九州工業大学情報工学部電子情報工学科
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栗元 憲一
九州工業大学情報工学部電子情報工学科
-
郷司 隼人
九州工業大学 情報工学部
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田中 浩之
九州工業大学大学院情報工学研究科情報創成工学専攻
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青山 俊一
明治大学理工学部情報科学化
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永山 忍
明治大学 理工学部
-
伊勢野 総
明治大学 理工学部 情報科学科
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清水 敬介
九州工業大学情報工学部
-
中村 高明
九州工業大学大学院情報工学府情報創成工学専攻
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福山 泰介
九州工業大学大学院情報工学研究院
-
清水 敬介
九州工業大学 情報工学部
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中原 啓貴
鹿児島大学大学院理工学研究科電気電子工学専攻
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中原 啓貴
鹿児島大学 大学院 理工学研究科 電気電子工学専攻
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笹尾 勤
明治大学理工学部情報科学科
著作論文
- 並列ブランチング・プログラム・マシンを用いた順序回路の模擬について(ネットワークオンチップ,システムオンシリコンを支える設計技術)
- 不完全定義インデックス生成関数の変数最小化について(高位・論理合成,システムオンシリコンを支える設計技術)
- 算術分解を用いた基数変換回路の構成法(3)(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- LUTカスケードを用いたCAMエミュレータについて(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 算術分解を用いた基数変換回路の構成法(3)(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- FPGA上に実現した二つの近似文字列マッチングアルゴリズムの比較(システム設計・高位論理設計,システムオンシリコンを支える設計技術)
- ハイブリッド法を用いたアドレス生成関数の構成法と更新法について(FPGAの応用)
- ハイブリッド法を用いたアドレス生成関数の構成法と更新法について(FPGAの応用)
- ハイブリッド法を用いたアドレス生成関数の構成法と更新法について(FPGAの応用)
- ハイブリッド法を用いたアドレス生成関数の構成法と更新法について(FPGAの応用)
- 決定グラフに基づく論理関数の評価のメモリパッキングを用いた高速化について(上流設計技術(2),システムオンシリコン設計技術並びにこれを活用したVLSI)
- 決定グラフに基づく論理関数の評価のメモリパッキングを用いた高速化について(上流設計技術(2),システムオンシリコン設計技術並びにこれを活用したVLSI)
- 並列ブランチング・プログラム・マシンを用いたパケット分類器について(アプリケーション2,FPGA応用及び一般)
- 並列ブランチング・プログラム・マシンを用いたパケット分類器について(アプリケーション2,FPGA応用及び一般)
- 並列ブランチング・プログラム・マシンを用いたパケット分類器について(アプリケーション2,FPGA応用及び一般)
- 多文字遷移を行うNFAに基づく正規表現マッチング回路について(カスタムプロセッシング)
- 算術分解を用いた基数変換回路の構成法(2)(演算手法,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 先読みヘテロジニアスMDDマシンについて(デザインガイア2010 : VLSI設計の新しい大地)
- 並列ふるい法とMPUを用いたウイルス検出エンジンについて(セキュリティ応用,デザインガイア2009 VLSI設計の新しい大地)
- 3アドレスQDDマシン用コードの最適アルゴリズムについて(アプリケーションとシミュレーション,デザインガイア2009 VLSI設計の新しい大地)
- 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
- 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
- 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
- LUTカスケードを用いたCAMエミュレータについて(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- LUTカスケード・エミュレータを用いた論理シミュレーションについて(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTカスケード・エミュレータを用いた論理シミュレーションについて(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTカスケード・エミュレータを用いた論理シミュレーションについて(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTカスケード・エミュレータを用いた論理シミュレーションについて(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTリングを用いた順序回路の合成アルゴリズムについて(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- LUTリングを用いた順序回路の合成アルゴリズムについて(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- LUTリングを用いた順序回路の合成アルゴリズムについて(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- LUTリングを用いた順序回路の合成アルゴリズムについて(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて
- 算術分解を用いた基数変換回路の構成法(アーキテクチャ,SWoPP2006)
- QRMDDを用いた論理関数の表現法について
- BDDを用いた多出力論理関数の評価法に関する検討
- QRMDDを用いた論理関数の表現法について
- BDDを用いた多出力論理関数の評価法に関する検討
- QRMDDを用いた論理関数の表現法について
- BDDを用いた多出力論理関数の評価法に関する検討
- 多出力関数のBDDによる表現法とその最適化法
- 多出力関数のBDDによる表現法とその最適化法
- 多出力関数のBDDによる表現法とその最適化法
- 決定グラフに基づく論理関数の評価システム
- 多出力関数のカスケード実現と再構成可能ハードウェアによる実現
- 多出力関数のカスケード実現と再構成可能ハードウェアによる実現
- TDMによる多出力LUT回路網の実現法
- TDMによる多出力LUT回路網の実現法
- TDMによる多出力LUT回路網の実現法
- PQMDDを用いた多出力論理関数の実現
- PQMDDを用いた多出力論理関数の実現
- 入力の一部が不明である場合の論理関数のハードウェアを用いた評価法 (テストと設計検証論文特集)
- 決定図に基づくサイクルベース・シミュレーション・エンジン
- サイクルベース・シミュレーション・エンジンの一構成法
- サイクルベース・シミュレーション・エンジンの一構成法
- サイクルベース・シミュレーション・エンジンの一構成法
- オートマトンの分割に基づく正規表現マッチング回路について(FPGA応用,FPGA応用及び一般)
- オートマトンの分割に基づく正規表現マッチング回路について(FPGA応用,FPGA応用及び一般)
- オートマトンの分割に基づく正規表現マッチング回路について(FPGA応用,FPGA応用及び一般)
- 疑似クロネッカ決定グラフを用いたFPGA設計手法
- 疑似クロネッカ決定グラフを用いたFPGA設計手法
- 疑似クロネッカ決定グラフを用いたFPGA設計手法
- 4IGUエミュレータとMPUを用いたウイルス検出エンジンについて(FPGA応用)
- LUTカスケードにおけるLUT数削減法
- LUTカスケードにおけるLUT数削減法
- LUTカスケードにおけるLUT数削減法
- LUTカスケード・エミュレータにおけるレール出力の符号化法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTカスケード・エミュレータにおけるレール出力の符号化法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTカスケード・エミュレータにおけるレール出力の符号化法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTカスケード・エミュレータにおけるレール出力の符号化法について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- LUTカスケードにおけるレール出力の符号化法について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- LUTカスケードにおけるレール出力の符号化法について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- LUTカスケードにおけるレール出力の符号化法について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- LUTカスケードにおけるレール出力の符号化法について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- ヘテロジニアスMDD for ECFNマシンの消費電力遅延時間積に関する一考察(最適化技術・高信頼化技術,デザインガイア2011-VLSI設計の新しい大地-)
- 分割MTMDDs for CFマシンについて(再構成処理とリアルタイム処理,FPGA応用及び一般)
- 分割MTMDDs for CFマシンについて(再構成処理とリアルタイム処理,FPGA応用及び一般)
- 分割MTMDDs for CFマシンについて(再構成処理とリアルタイム処理,FPGA応用及び一般)
- 分割 MTMDDs for CF マシンについて
- 分割 MTMDDs for CF マシンについて
- 分割 MTMDDs for CF マシンについて
- ヘテロジニアス MDD for ECFN マシンの消費電力遅延時間積に関する一考察
- AS-1-3 分割MTMDDs for CFに基づく多値プロセッサに関して(AS-1.環境・社会に優しい回路とシステム,シンポジウムセツション)
- 不完全定義多出力論理関数を表現するBDDとその応用について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 不完全定義多出力論理関数を表現するBDDとその応用について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 不完全定義多出力論理関数を表現するBDDとその応用について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 不完全定義多出力論理関数を表現するBDDとその応用について(アルゴリズム)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- BDDを用いた多出力関数の分解の一手法について(信号解析,アルゴリズム,回路設計)
- BDDを用いた多出力関数の分解の一手法について(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- BDDを用いた多出力関数の分解の一手法について(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- BDDを用いた多出力関数の分解の一手法について(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- BDDを用いた多出力関数の分解の一手法について
- 不完全定義関数を表現するPKDDの簡単化法
- 不完全定義関数を表現するPKDDの簡単化法
- 不完全定義関数を表現するPKDDの簡単化法
- 並列インデックス生成器を用いたIPv6検索アーキテクチャに関して(FPGA回路, FPGA応用及び一般)
- 並列インデックス生成器を用いたIPv6検索アーキテクチャに関して(FPGA回路, FPGA応用及び一般)
- 並列インデックス生成器を用いたIPv6検索アーキテクチャに関して(FPGA回路, FPGA応用及び一般)
- MPUとROWシフト法に基づくインデックス生成器を用いたウイルス検出エンジンについて
- DECOMPOS : 論理関数分解システム
- DECOMPOS : 論理関数分解システム
- DECOMPOS : 論理関数分解システム
- 並列EVMDD(k)マシンを用いたパケット分類器に関して(FPGA応用,リコンフィギャラブルシステム,一般)