井口 幸洋 | 明治大学理工学部情報科学化
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概要
関連著者
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井口 幸洋
明治大学理工学部情報科学化
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井口 幸洋
明治大学理工学部情報科学科
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笹尾 勤
九州工業大学 大学院 情報工学府 情報創成工学専攻
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松浦 宗寛
九州工業大学情報工学部
-
笹尾 勤
九州工業大学 情報工学部 マイクロ化総合技術センター
-
松浦 宗寛
九州工業大学 大学院 情報工学府 情報創成工学専攻
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笹尾 勤
九州工業大学情報工学部
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永山 忍
広島市立大学大学院情報科学研究科
-
松浦 宗寛
九州工業大学大学院情報工学府情報創成工学専攻
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伊勢野 総
明治大学理工学部
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山田 輝彦
明治大学理工学部情報科学科
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山田 輝彦
明治大学理工学部
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永山 忍
明治大学理工学部
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永山 忍
広島市立大学大学院 情報科学研究科 情報工学専攻
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松崎 英樹
明治大学情報科学センター
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草野 将樹
九州工業大学情報工学部電子情報工学科
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中村 和之
九州工業大学マイクロ化総合技術センター
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東 健一郎
明治大学理工学部情報科学科
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中村 和之
九州工業大学
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鈴木 隆広
明治大学大学院理工学研究科
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松島 祐介
明治大学理工学部情報科学科
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笹尾 勤
九州工業大学情報工学部電子情報工学科
-
永山 忍
九州工業大学
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シン キ
九州工業大学情報工学部電子情報工学科
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覃 輝
九州工業大学情報工学部電子情報工学科
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荒川 薫
明治大学理工学部情報科学科
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青山 俊一
明治大学理工学部情報科学化
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荒川 薫
明治大学
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荒川 薫
明治大学大学院理工学研究科基礎理工学専攻
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高橋 賢治
明治大学理工学部情報科学科
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松田 雄二
明治大学理工学部情報科学科
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櫻井 智康
明治大学理工学部情報科学科
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松田 雄二
明治大学理工学部情報科学科:(現)パイオニア(株)
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板谷 晋平
明治大学理工学部情報科学科
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鈴木 隆広
静岡大学理工学研究科
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森 美紀
明治大学理工学部情報科学科
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庄司 隆夫
明治大学理工学部情報科学科
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横山 治男
Technical Center Japan Engineering Co. Ltd.
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来住野 知臣
日本エンジニアリング テクニカルセンタ
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横山 治男
明治大学理工学部 情報科学科
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山本 利雄
明治大学理工学部情報科学科
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冨田 栄作
明治大学理工学部情報科学科
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荒川 薫
明治大学理工学部
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亀山 修一
富士通株式会社
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柳瀬 剛
富士通株式会社
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嶋田 浩巳
富士通株式会社
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馬 志端
明治大学理工学部情報科学科
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守屋 悟
明治大学理工学部情報科学科
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清水 郷史
明治大学理工学部情報科学科
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田中 亮平
明治大学理工学部情報科学科
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鈴木 隆広
明治大学理工学部情報科学科
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清水 大和
明治大学理工学部情報科学科
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中和 仁志
明治大学理工学部情報科学科
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内田 剛
明治大学理工学部情報科学科
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井口 幸洋
Department Of Computer Science School Of Science And Technology Meiji University
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池田 由佳
明治大学理工学部情報科学科
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川口 亮二
明治大学理工学部情報科学科
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石田 篤志
明治大学理工学部情報科学科
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山田 陽平
明治大学理工学部情報科学科
著作論文
- 動的再構成方式メモリテスタ用の高位テスト記述とVHDLへの変換(メモリテイストとテスト生成複雑度,VLSI設計とテスト及び一般)
- FPGAの組込みメモリを活用したシステム実現(ソフトコンピューティング及び一般)
- 算術分解を用いた基数変換回路の構成法(3)(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- D-18-4 高速プログラマブル・ロジック・コントローラの実現法(4)(D-18.リコンフィギャラブルシステム,一般セッション)
- 算術分解を用いた基数変換回路の構成法(3)(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 基数変換回路の構成法(4) : RNSの場合(符号化と演算,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
- A-20-2 ε-フィルタバンクのFPGA実現と顔画像美肌化への応用(A-20.スマートインフォメディアシステム,一般セッション)
- A-20-1 ε-フィルタのFPGA実現と顔画像美肌化への応用(A-20.スマートインフォメディアシステム,一般セッション)
- 大規模なAND-OR論理のCPLDによる一実現法
- 大規模なAND-OR論理のCPLDによる一実現法
- 大規模なAND-OR論理のCPLDによる一実現法
- 分解されたPLAのテスタビリティについて
- 相互に接続されたPLAに対する並列故障シミュレーション
- CPLD用PLAの分解についての一検討
- メモリバーンイン装置のテストパターン生成・制御回路のFPGAによる実現
- メモリバーンイン装置のテストパターン生成・制御回路のFPGAによる実現
- A-3-8 高速プログラマブル・ロジック・コントローラの実現法(2)(A-3.VLSI設計技術,一般セッション)
- デバイス・シミュレーション・エンジンの一構成法
- デバイス・シミュレーション・エンジンの一構成法
- 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
- 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
- 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
- FIRフィルタの算術分解を用いたLUTカスケードによる実現(デバイスアーキテクチャI)
- FIR フィルタの LUT カスケードによる実現について(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
- FIR フィルタの LUT カスケードによる実現について(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
- D-10-3 冗長剰余数系における故障検出回路の実現法(D-10.ディペンダブルコンピューティング,一般セッション)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 順序回路方式LUTカスケードにおけるメモリパッキングについて
- 大規模メモリテスタ内での故障情報の格納について
- Walsh 係数を計算するハードウェアについて(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
- Walsh 係数を計算するハードウェアについて(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
- Walsh 係数を計算するハードウェアについて
- ルックアップ・テーブル・リングを用いた128ビットキーをもつAES暗号化回路の設計(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- ルックアップ・テーブル・リングを用いた128ビットキーをもつAES暗号化回路の設計(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- ルックアップ・テーブル・リングを用いた128ビットキーをもつAES暗号化回路の設計(ハードウェアアルゴリズム, FRGAとその応用及び一般)
- Walsh変換を用いた半導体メモリの故障診断法
- Walsh変換を用いた半導体メモリの故障診断法
- Walsh変換を用いた半導体メモリの故障診断法
- BDDを用いた多出力論理関数の評価法に関する検討
- QRMDDを用いた論理関数の表現法について
- BDDを用いた多出力論理関数の評価法に関する検討
- QRMDDを用いた論理関数の表現法について
- BDDを用いた多出力論理関数の評価法に関する検討
- 多出力関数のBDDによる表現法とその最適化法
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- 決定グラフに基づく論理関数の評価システム
- 多出力関数のカスケード実現と再構成可能ハードウェアによる実現
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- TDMによる多出力LUT回路網の実現法
- TDMによる多出力LUT回路網の実現法
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- PQMDDを用いた多出力論理関数の実現
- PQMDDを用いた多出力論理関数の実現
- 入力の一部が不明である場合の論理関数のハードウェアを用いた評価法 (テストと設計検証論文特集)
- サイクルベース・シミュレーション・エンジンの一構成法
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- 不確定入力に対する論理関数の評価アルゴリズムの比較
- 畳み込みを活用したPLAの並列分割
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- 二線式論理を用いた正則三値論理関数の実現法
- D-18-1 高速プログラマブル・ロジック・コントローラの実現法(7)(D-18.リコンフィギャラブルシステム,一般セッション)