D-18-1 高速プログラマブル・ロジック・コントローラの実現法(7)(D-18.リコンフィギャラブルシステム,一般セッション)

スポンサーリンク

概要

• 論文の詳細を見る
• 一般社団法人電子情報通信学会の論文
• 2012-03-06

著者

• 井口 幸洋

  明治大学理工学部情報科学化

• 井口 幸洋

  明治大学理工学部情報科学科

• 川口 亮二

  明治大学理工学部情報科学科

• 石田 篤志

  明治大学理工学部情報科学科

• 山田 陽平

  明治大学理工学部情報科学科

関連論文

• 動的再構成方式メモリテスタ用の高位テスト記述とVHDLへの変換(メモリテイストとテスト生成複雑度,VLSI設計とテスト及び一般)
• FPGAの組込みメモリを活用したシステム実現(ソフトコンピューティング及び一般)
• 算術分解を用いた基数変換回路の構成法(3)(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
• D-18-4 高速プログラマブル・ロジック・コントローラの実現法(4)(D-18.リコンフィギャラブルシステム,一般セッション)
• 算術分解を用いた基数変換回路の構成法(3)(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
• 基数変換回路の構成法(4) : RNSの場合(符号化と演算,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
• A-20-2 ε-フィルタバンクのFPGA実現と顔画像美肌化への応用(A-20.スマートインフォメディアシステム,一般セッション)
• A-20-1 ε-フィルタのFPGA実現と顔画像美肌化への応用(A-20.スマートインフォメディアシステム,一般セッション)
• 算術分解を用いた基数変換回路の構成法(2)(演算手法,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
• 大規模なAND-OR論理のCPLDによる一実現法
• 大規模なAND-OR論理のCPLDによる一実現法
• 大規模なAND-OR論理のCPLDによる一実現法
• 分解されたPLAのテスタビリティについて
• 相互に接続されたPLAに対する並列故障シミュレーション
• CPLD用PLAの分解についての一検討
• メモリバーンイン装置のテストパターン生成・制御回路のFPGAによる実現
• メモリバーンイン装置のテストパターン生成・制御回路のFPGAによる実現
• A-3-8 高速プログラマブル・ロジック・コントローラの実現法(2)(A-3.VLSI設計技術,一般セッション)
• デバイス・シミュレーション・エンジンの一構成法
• デバイス・シミュレーション・エンジンの一構成法
• 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
• 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
• 順序回路型LUTカスケードによる多出力論理関数の実現(FPGAとその応用及び一般)
• FIRフィルタの算術分解を用いたLUTカスケードによる実現(デバイスアーキテクチャI)
• FIR フィルタの LUT カスケードによる実現について(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
• FIR フィルタの LUT カスケードによる実現について(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
• FIRフィルタのLUTカスケードによる実現について
• D-10-3 冗長剰余数系における故障検出回路の実現法(D-10.ディペンダブルコンピューティング,一般セッション)
• 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)
• 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
• 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
• 順序回路方式LUTカスケードにおけるメモリパッキングについて(信号解析,アルゴリズム,回路設計)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
• 順序回路方式LUTカスケードにおけるメモリパッキングについて
• 大規模メモリテスタ内での故障情報の格納について
• 算術分解を用いた基数変換回路の構成法(アーキテクチャ,SWoPP2006)
• Walsh 係数を計算するハードウェアについて(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
• Walsh 係数を計算するハードウェアについて(論理設計-1, システムオンシリコン設計技術並びにこれを活用した VLSI)
• Walsh 係数を計算するハードウェアについて
• ルックアップ・テーブル・リングを用いた128ビットキーをもつAES暗号化回路の設計(ハードウェアアルゴリズム, FRGAとその応用及び一般)
• ルックアップ・テーブル・リングを用いた128ビットキーをもつAES暗号化回路の設計(ハードウェアアルゴリズム, FRGAとその応用及び一般)
• ルックアップ・テーブル・リングを用いた128ビットキーをもつAES暗号化回路の設計(ハードウェアアルゴリズム, FRGAとその応用及び一般)
• Walsh変換を用いた半導体メモリの故障診断法
• Walsh変換を用いた半導体メモリの故障診断法
• Walsh変換を用いた半導体メモリの故障診断法
• QRMDDを用いた論理関数の表現法について
• BDDを用いた多出力論理関数の評価法に関する検討
• QRMDDを用いた論理関数の表現法について
• BDDを用いた多出力論理関数の評価法に関する検討
• QRMDDを用いた論理関数の表現法について
• BDDを用いた多出力論理関数の評価法に関する検討
• 多出力関数のBDDによる表現法とその最適化法
• 多出力関数のBDDによる表現法とその最適化法
• 多出力関数のBDDによる表現法とその最適化法
• 決定グラフに基づく論理関数の評価システム
• 多出力関数のカスケード実現と再構成可能ハードウェアによる実現
• 多出力関数のカスケード実現と再構成可能ハードウェアによる実現
• TDMによる多出力LUT回路網の実現法
• TDMによる多出力LUT回路網の実現法
• TDMによる多出力LUT回路網の実現法
• PQMDDを用いた多出力論理関数の実現
• PQMDDを用いた多出力論理関数の実現
• 入力の一部が不明である場合の論理関数のハードウェアを用いた評価法 (テストと設計検証論文特集)
• 決定図に基づくサイクルベース・シミュレーション・エンジン
• PQMDDを用いた多出力論理関数の実現 (デザインガイア'99--システム設計とCAD技術及び一般)
• サイクルベース・シミュレーション・エンジンの一構成法
• サイクルベース・シミュレーション・エンジンの一構成法
• サイクルベース・シミュレーション・エンジンの一構成法
• 不確定入力に対する論理関数の評価アルゴリズムの比較
• 畳み込みを活用したPLAの並列分割
• 畳み込みを活用したPLAの並列分割
• 二線式論理を用いた正則三値論理関数の実現法
• D-18-1 高速プログラマブル・ロジック・コントローラの実現法(7)(D-18.リコンフィギャラブルシステム,一般セッション)

もっと見る 閉じる

スポンサーリンク