CPLD用PLAの分解についての一検討
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概要
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CPLD (Complex Programmable Logic Device) は複数のPLA (Programmable Logic Array) と配線領域とからなるユーザプログラマプルなデパイスである . CPLD内の個々のPLA部分にはアーキテクチャ上の制約があるため, 大規模な論理関数をそのままでは実現できない場合が多い. そこで, アーキテクチャ上の制約条件にあうように論理関数を分解することが必要となる. 本稿では, 回路の遅延を抑えるためにPLAの段数を直列2段にした並直並分解を行い, 分解によるCPLDへの収容性を調べ, 問題点を考察する.
- 一般社団法人情報処理学会の論文
- 1997-03-12
著者
-
井口 幸洋
明治大学理工学部情報科学化
-
山田 輝彦
明治大学理工学部情報科学科
-
松崎 英樹
明治大学情報科学センター
-
松島 祐介
明治大学理工学部情報科学科
-
清水 郷史
明治大学理工学部情報科学科
-
山田 輝彦
明治大学理工学部
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