組合せ回路における短絡故障のテストに対する一提案
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概要
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組合せ回路の短絡故障に対する新しいテストを提案する. CMOS回路における短絡故障の振舞いは故障点の回路構造と信号値に依存するため, その短絡故障を単純にWired-ANDまたはWired-ORで表わすことができない. そこで正確な短絡故障のテストを生成するため, アナログシミュレーションで故障点の動作を調べてテストを生成しているが, 計算量が多く効率がよくない. ところがCMOS回路における多くの短絡故障は論理値で表わされることが知られている. そこで, 本稿では「正常回路で異なる信号値を有する信号線間に短絡故障が生じたとき, いずれか一方の故障信号線が正常値とは異なる信号値となる」という短絡故障のモデルを導入し, そのモデルに対するテストを提案する. 次に, 提案するテストの生成法を述べ, 最後にその生成例をC17の回路で示す.
- 社団法人電子情報通信学会の論文
- 1996-10-09
著者
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