組合せ回路の微小なゲート遅延故障に対するテストとその生成法
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概要
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各ゲートに一定の遅延を仮定した組合せ回路を考える. 本論文では, この回路の一つの目標信号線における微小なゲート遅延故障を検出するテストを提案し, その生成法を述べる. ここで, 微小なゲート遅延故障とは目標の信号線に付加した1単位付加遅延であり, 提案するテスト(SD (Small gate Delay fault)テストと呼ぶ)は, 回路の各ゲートに仮定した遅延のもとでその1単位付加遅延を検出することができる. 次に, 変化信号値の伝搬遅延時間を導入した時間付き7値演算を用いて, 目標の信号線に対するSDテストの生成法を述べる. 最後に, その生成法を1単位遅延およびファンアウト重み付き遅延を各ゲートに仮定したベンチマーク回路に適用して実験を行い, すべての回路に対して高い検出率をもつSDテストが生成できること, またSDテストは大きなゲート遅延故障に対しても有用であることを示している.
- 社団法人電子情報通信学会の論文
- 1996-06-25
著者
-
高橋 寛
愛媛大学大学院理工学研究科
-
高橋 寛
愛媛大学工学部情報工学科
-
高松 雄三
愛媛大学工学部情報工学科
-
松永 敏幸
愛媛大学工学部情報工学科
-
高松 雄三
愛媛大学工学部
-
渡部 崇史
愛媛大学工学部
-
渡部 崇史
愛媛大学工学部情報工学科
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