論理回路に対するテスト実行時間削減法
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概要
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Recently, reduction of test application time is one of the most important challenges in the VLSIs testing field. This is because long test application time increases the test costs. In this article, we survey recent researches for reducing test application time, which include test compaction for combinational circuits and non-scan sequential circuits and test application time reduction for scan circuits.
- 愛媛大学の論文
著者
-
樋上 喜信
愛媛大学工学部情報工学科
-
高松 雄三
愛媛大学工学部情報工学科
-
梶原 誠司
九州工業大学情報工学部電子情報工学科
-
市原 英行
広島市立大学情報科学部
-
高松 雄三
愛媛大学
-
市原 英行
広島市立大学大学院情報科学研究科
-
樋上 喜信
愛媛大学大学院
-
梶原 誠司
九州工業大学:jst Crest
-
高松 雄三
愛媛大学工学部
-
Kajihara S
Kyushu Inst. Technol. Iizuka‐shi Jpn
-
梶原 誠司
九州工業大学
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