遷移故障に対する診断用テスト生成法(故障診断,VLSI設計とテスト及び一般)
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概要
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半導体デバイスの微細化・高速化に伴い,動作タイミングに影響を与える遅延故障に対する故障診断の要求が高まってきている.故障診断結果の候補故障数を少なくするためには,故障診断用テスト生成が重要である.本稿では,遅延故障として遷移故障を対象とし,できるだけ多くの故障ペアを区別する故障診断用テスト生成法を提案する.提案するテスト生成法は,まず既存の与えられた遷移故障検出用テスト集合によって区別できない故障ペアを求める.求めた故障ペアに対して,テスト生成用の付加回路を挿入し,縮退故障用テスト生成ツールを用いてテスト生成を行う.この付加回路はテスト生成時のみ用いるもので,通常のテスト容易化設計(DFT)とは異なる.また,回路の構造を調べることによっても,区別不可能な故障ペアを識別する.提案法の有効性については,ISCASベンチマーク回路に対する実験を行い確認する.
- 社団法人電子情報通信学会の論文
- 2008-02-01
著者
-
樋上 喜信
愛媛大学大学院理工学研究科
-
高橋 寛
愛媛大学大学院理工学研究科
-
高松 雄三
愛媛大学大学院理工学研究科
-
高松 雄三
愛媛大学
-
相京 隆
半導体理工学研究センター(STARC)
-
相京 隆
愛媛大学大学院理工学研究科
-
高橋 寛
愛媛大学大学院
-
樋上 喜信
愛媛大学大学院
-
吉川 達
愛媛大学大学院理工学研究科電子情報工学専攻
-
Takahashi Hiroshi
The Authors Are With The Faculty Of Engineering Ehime University
-
高松 雄三
愛媛大学大学院 理工学研究科
-
相京 隆
愛媛大学大学院 理工学研究科
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