IDDQテストのための順序回路のブリッジ故障に対するテスト生成
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概要
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IDDQテストは近年注目されているテスト手法であるCMOS回路において静止電流は理想的には0であるので,電流を測定することで故障か検出される.IDDQテストによって,論理テストでは検出できない故障を検出でき,また故障の影響を外部出力に伝搬する必要がないためテスト生成が容易になるという利点がある.本論文では,スキャン設計を行わない順序回路に対してIDDQテストのためのテスト生成手法を提案する.対象とする故障はブリッジ故障であり,外部ブリッジ故障,内部ブリッジ故障のそれぞれについて異なるテスト生成手法を提案する外部ブリッジ故障に対しては,重み付き乱数ベクトルによるテスト生成を,内部ブリッジ故障に対しては,縮退故障用テスト生成アルゴリズムを応用する最後に,本手法をISCAS'89ベンチマーク回路に適用した実験結果を示す.
- 1997-02-13
著者
-
樋上 喜信
大阪大学 大学院工学研究科
-
前田 敏行
大阪大学 大学院工学研究科
-
樹下 行三
大阪大学 大学院工学研究科
-
前田 敏行
大阪大学大学院工学研究科応用物理学専攻
-
樹下 行三
大阪学院大 情報
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