到達不能状態に基づく順序回路の冗長除去手法
スポンサーリンク
概要
- 論文の詳細を見る
縮退故障の存在する論理回路の出力系列が正常回路の出力系列と等しくなるとき, 故障に対応する信号線を除去することで回路を簡単化できる.故障に対応する信号線が除去できるとき, その故障は除去可能であると言う.本論文では除去可能な縮退故障の一部を容易に求める手法を提案する.提案手法ではいかなる状態からも遷移させることのできない到達不能状態に基づいて検出不能故障を求め, その状態が故障回路において到達不能であるか否かによりその故障の除去可能性を判定する.本手法では判定に用いる状態を到達不能状態に限るため, フリップフロップ数の多い回路に対しても適用可能である.ベンチマーク回路に対する実験結果より多くの冗長部分が除去されることを示す.また, テスト生成の結果から本手法の適用により回路のテスタビリティが向上することも示す.
- 社団法人電子情報通信学会の論文
- 1998-02-25
著者
-
梶原 誠司
九州工業大学情報工学部電子情報工学科
-
梶原 誠司
九州工業大学:jst Crest
-
樹下 行三
大阪大学大学院工学研究科応用物理専攻
-
樹下 行三
大阪学院大 情報
-
四柳 浩之
大阪大学大学院工学研究科応用物理学専攻
-
四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部
-
梶原 誠司
九州工業大学
関連論文
- 順序回路に対するテスト系列中のドントケア値発見とテスト圧縮・消費電力削減への応用について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- 順序回路に対するテスト系列中のドントケア値発見とテスト圧縮・消費電力削減への応用について
- 部分X分解によるX故障モデルを用いた故障診断手法の高速化(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般)
- 3値テストパターンに対する遅延テスト品質計算とX割当について(遅延故障テスト,VLSI設計とテスト及び一般)
- ディレイテストにおけるパス選択基準とテストクオリティの評価
- 劣化検知テストにおけるパス選択について(テストII,デザインガイア2009-VLSI設計の新しい大地)
- 劣化検知テストにおけるパス選択について(テストII,デザインガイア2009-VLSI設計の新しい大地-)
- AI-1-7 フィールド高信頼化のための回路・システム機構(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- 論理回路の動作環境とトランジスタの劣化特性について(設計/テスト/検証)
- 順序回路用故障シミュレーションにおけるコンパイル方式の適用と効果について(セッション2 : 故障シミュレーションと故障診断, VLSI設計とテスト及び一般)
- ブロードサイドテストにおけるN回検出用テストパターンに対するX判定(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- ブロードサイドテストにおけるN回検出用テストパターンに対するX判定(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- ブロードサイドテストにおけるN回検出用テストパターンに対するX判定(VLSIのテストI,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- 符号化技術を用いた多重スキャン設計のテストデータ量削減について
- 符号化技術を用いた多重スキャン設計のテストデータ量削減について
- ドントケア判定と符号化によるテストデータ圧縮について
- 二重検出法に基づく故障シミュレーションの高速化について
- 二重検出法に基づく故障シミュレーションの高速化について
- 二重検出法に基づく故障シミュレーションの高速化について
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- テスト生成における間接含意の効率的な生成方法(テスト,システム設計及び一般)
- LSI回路のX故障によるPer-Test故障診断手法の拡張について(LSIの評価・診断・解析及び,品質)
- 低消費電力テストのための制約付テスト生成手法について(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 低消費電力テストのための制約付テスト生成手法について(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 低消費電力テストのための制約付テスト生成手法について
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について(VLSIの設計/検証/テスト及び一般(デザインガイア))
- スキャンBISTにおけるマルチサイクルテストと部分観測方式の提案と評価(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- スキャンBISTにおけるマルチサイクルテストと部分観測方式の提案と評価(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 順序回路に対するテスト系列中のドントケア値発見とテスト圧縮・消費電力削減への応用について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- ショーパスディレイ : 故障モデルとテスト生成
- パス遅延故障におけるパス選択とテスト生成について
- パス遅延故障におけるパス選択とテスト生成について
- パス遅延故障におけるパス選択とテスト生成について
- パス遅延故障のテストにおけるパス選択手法について
- パス遅延故障のテストにおけるパス選択手法について
- 統計的遅延品質モデル(SDQM)のフィージビリティ評価(評価モデル,ディペンダブルコンピューティング論文)
- ブロードサイド方式におけるパス長を考慮した遷移故障用テストパターン生成について(欠陥ベーステスト,VLSI設計とテスト及び一般)
- ディレイ品質を予測する統計的品質モデル(非縮退故障モデルテスト, VLSI 設計とテスト及び一般)
- 超微細 LSI のパス遅延故障に対するテスト圧縮法について(非縮退故障モデルテスト, VLSI 設計とテスト及び一般)
- 信号値遷移削減のためのドントケア判定率の最適化に関する研究(テストI,デザインガイア2009-VLSI設計の新しい大地-)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地-)
- 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテストデータ量・テスト印加時間の削減(テスト容易化設計,システムLSI設計とその技術)
- 遷移遅延故障に対する高品質テスト生成手法について(セッション3 : テスト生成, VLSI設計とテスト及び一般)
- テスト系列短縮のための部分的並列なスキャンチェーンの構成法
- ドントケア判定と符号化によるテストデータ圧縮について
- ドントケア判定と符号化によるテストデータ圧縮について
- 信号値遷移削減のためのドントケア判定率の最適化に関する研究(テストI,デザインガイア2009-VLSI設計の新しい大地)
- BIST指向n検出TPGの提案
- BIST指向 n検出 TPGの提案
- BIST指向n検出TPGの提案
- トランジション故障に対するテストパターンの極小化手法について
- トランジション故障に対するテストパターンの極小化手法について
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- High Launch Switching Activity Reduction in At-Speed Scan Testing Using CTX : A Clock-Gating-Based Test Relaxation and X-Filling Scheme
- 論理回路に対するテスト実行時間削減法
- LC-3 テストパターン中の特定ビットにおけるドントケア判定法について(C. アーキテクチャ・ハードウェア)
- 入力ベクトルからの信号値を正当化する最小キューブ抽出
- 入力ベクトルからの信号値を正当化する最小キュｰブ抽出
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般テスト)
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテスト圧縮手法(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 多重スキャンツリー設計によるテスト圧縮手法
- フィールド高信頼化のためのアプローチ(LSIのテスト・評価技術)
- 中間故障電圧値を扱う故障シミュレーションの高速化について
- 故障診断のための観測性の定量化について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- 故障診断のための観測性の定量化について(LSIシステムの実装・モジュール化・インタフェース技術, テスト実装, 一般)
- 論理回路における遅延テスト不要パスの高速導出法 (テストと設計検証論文特集)
- パス遅延故障のテストのためのロバスト依存パスの識別法
- 静的学習における効率的な間接含意の発見と保存について
- 静的学習における効率的な間接含意の発見と保存について
- 静的学習における効率的な間接含意の発見と保存について
- スキャン極性調節とピンポイントテスト変換によるテスト圧縮(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- スキャン極性調節とピンポイントテスト変換によるテスト圧縮(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- スキャン極性調節とピンポイントテスト変換によるテスト圧縮(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- スキャン極性調節とピンポイントテスト変換によるテスト圧縮(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- ランレングス符号とピンポイントテストパターン変換によるテストデータ量削減(VLSIの設計/検証/テスト及び一般テスト)
- ランレングス符号とピンポイントテストパターン変換によるテストデータ量削減(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- ランレングス符号とピンポイントテストパターン変換によるテストデータ量削減(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- ランレングス符号とピンポイントテストパターン変換によるテストデータ量削減(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- ランレングス符号とピンポイントテストパターン変換によるテストデータ量削減
- パス遅延故障テストにおける故障検出率の推定法
- A Study of Capture-Safe Test Generation Flow for At-Speed Testing
- On Detection of Bridge Defects with Stuck-at Tests
- ゲートレベル組合せ回路の単一論理設計誤りに対する診断手法
- ランダムアクセススキャン : テスト時消費電力,テストデータ量,テスト時開削減法(VLSI設計とテスト)
- テスト数制限下でのテスト入力集合の選択手法について (テストと設計検証論文特集)
- 到達不能状態に基づく順序回路の冗長除去手法
- テスト生成の静的学習における間接含意の習得法について