順序回路に対するIDDQテスト時間短縮について
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概要
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テスト時間の増大はテストコストの増大を招くため, テスト時間の短縮は重要な課題の1つである. IDDQテストでは, IDDQを観測するために長い時間を要するため, 全体のテストベクトル数を削減するよりは, IDDQの観測の必要のあるテストベクトルを削減する方が, 結果として短いテスト時間を実現できる. そこで本論文では, 与えられたテスト系列中より, できるだけ少ない数の, IDDQの観測の必要なテストベクトルを選択する. 提案法では, 故障の影響を考慮したシミュレーションや, 計算時間短縮のためのヒューリスティック手法を用いる. ISCAS'89ベンチマーク回路に対する実験を行い, 提案手法の有効性を確認する.
- 社団法人電子情報通信学会の論文
- 1999-04-16
著者
-
高松 雄三
愛媛大学理工学研究科電子情報工学専攻
-
高松 雄三
愛媛大学
-
樋上 喜信
愛媛大学大学院
-
樋上 喜信
愛媛大学 工学部
-
樹下 行三
大阪大学 大学院工学研究科
-
サルージャ ケーワルk.
Department Of Electrical And Computer Engineering University Of Wisconsin - Madison
-
Saluja Kewal
Univ. Wisconsin‐madison Usa
-
Saluja Kewal
ウィスコンシン大学
-
Saluja Kewal
ウィスコンシン大学マディソン校
-
Saluja Kewal
Univ. Of Wisconsin-madison Dept. Of Electrical And Computer Engineering
-
Saluja Kewal
ウイスコンシン大学
-
樹下 行三
大阪学院大 情報
-
樋上 喜信
愛媛大学
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