順序回路のためのIDDQテスト生成手法について
スポンサーリンク
概要
- 論文の詳細を見る
IDDQテストは近年注目されているテスト手法である. CMOS回路において静止電流は理想的には0であるので, 電流を測定することで故障が検出される. IDDQテストによって, 論理テストでは検出できない故障を検出でき, また故障の影響を外部出力に伝搬する必要がないためテスト生成が容易になるという利点がある. 本論文では, 順序回路に対するIDDQテストのためのテスト生成手法を提案する. 対象とする故障は回路内すべてのブリッジ故障であり, テスト生成は, 外部ブリッジ故障に対し有効な重みつき乱数ベクトルと, 内部ブリッジに対し有効な縮退故障用テスト生成アルゴリズムより構成される. 最後に, 本手法をISCAS'89ベンチマーク回路に適用した実験結果を示す. 結果より, 高い検出率, 短いテスト生成時間が達成された.
- 1997-12-08
著者
-
樋上 喜信
大阪大学 大学院工学研究科
-
前田 敏行
大阪大学 大学院工学研究科
-
樹下 行三
大阪大学 大学院工学研究科
-
前田 敏行
大阪大学大学院工学研究科応用物理学専攻
-
樹下 行三
大阪学院大 情報
関連論文
- IDDQテストを対象としたテスト系列の圧縮法 (テストと設計検証論文特集)
- 順序回路のためのIDDQテスト生成手法について
- IDDQテストのための順序回路のブリッジ故障に対するテスト生成
- テスト系列短縮のための部分的並列なスキャンチェーンの構成法
- 状態遷移を用いた短縮スキャンシフトによる順序回路のテスト
- トランジスタ短絡故障モデルにおける等価故障解析について
- I_計測による故障検出と故障診断
- トランジスタ短絡故障のI_テストベクトルの選択について
- 全可観測な環境での綜合的なテスト容易化手法
- テストポイントとフェーズシフタを用いたBISTによるクロストーク故障検査
- ディジタルVLSIにおけるクロストーク故障に対する組込み自己検査手法
- 中間故障電圧値を扱う故障シミュレーションの高速化について
- 論理回路における遅延テスト不要パスの高速導出法 (テストと設計検証論文特集)
- パス遅延故障のテストのためのロバスト依存パスの識別法
- 高信頼度マルチキャストにおけるハイブリッドARQプロトコルの遅延性能評価
- イメージセンサに対する統計型エラーモデルとそのテスト手法について(半導体テスト,ディペンダブルコンピューティング論文)
- 順序回路のブリッジ故障に対するIDDQテストのための静的なテスト系列圧縮法 (テストと設計検証論文特集)
- 順序回路に対するIDDQテスト時間短縮について
- 順序回路に対するIDDQテスト時間短縮について
- 順序回路に対するIDDQテスト時間短縮について
- ゲートレベル組合せ回路の単一論理設計誤りに対する診断手法
- ベクトルペア解析を用いた論理設計誤りの診断について
- リセット機能を持つ順序回路に対するテスト系列圧縮法
- 高信頼度マルチキャストのための分散型ARQプロトコルの性能評価
- 共有バッファ型マルチキャストATMスイッチにおける一般化2レベル優先制御
- ファンアウト依存型優先制御を用いた共有バッファ型マルチキャストATMスイッチ
- テスト数制限下でのテスト入力集合の選択手法について (テストと設計検証論文特集)
- 到達不能状態に基づく順序回路の冗長信号線の同時除去法
- ファンアウト依存型優先制御を用いた共有バッファ型マルチキャストATMスイッチ
- RSE符号を用いたハイブリッドARQ方式のマルチキャスト通信への応用
- 到達不能状態に基づく順序回路の冗長除去手法
- テスト生成の静的学習における間接含意の習得法について
- 多重故障に対するテスト生成の効率的手法について
- 並列ベクトルペア解析を用いた多重縮退故障のテスト生成について
- 部分回路除去に対する含意関係の不変性について
- 到達不能状態を用いた順序回路の冗長除去
- リタイミングと冗長除去を用いた順序回路の簡単化
- 組合せ回路の冗長除去における含意関係の不変性について
- リタイミングと冗長除去を用いた順序回路の簡単化
- 組合せ回路の冗長除去における含意関係の不変性について
- 非冗長組合せ回路と極小テスト集合の同時生成について
- パス遅延故障のテストと冗長性判定について
- 多重故障に対するテスト生成の効率的手法について
- 含意操作に基づいた論理回路の簡単化手法について
- 短縮スキャンシフトによる順序回路のテスト
- D-10-3 隣接線を考慮したパターン併合によるオープン故障用テストパターン生成(D-10.ディペンダブルコンピューテイング,一般セッション)