クロスポイント型セルに対応した2層ビット線構造をもつDRAM array
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概要
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4Gbit以降のDRAMにおいて問題になるのは, UVリソグラフィが限界に近づきつつあることと, 1.0V 付近の低電圧で動作させる必要があることである. 本論文では, このような問題に対応できる2層ビット線DRAMアレイと Vcc/Vss ハイブリッドプリチャージ方式について述べる. 高密度のクロスポイント型セルアレイにおいてもfoldedビット線構成を実現するために2層ビット線構造を導入する. また, 低電圧下でも高速かつ低消費電力動作の可能な Vcc/Vss ハイブリッドプリチャージ方式を提案する.
- 社団法人電子情報通信学会の論文
- 1996-08-22
著者
-
白武 慎一郎
株式会社東芝セミコンダクター社半導体研究開発センター
-
高島 大三郎
(株)東芝セミコンダクター社
-
中野 浩明
東芝セミコンダクター社
-
中野 浩明
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
高島 大三郎
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
土田 賢二
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
白武 慎一郎
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
稲場 恒夫
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
太田 雅子
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
大脇 幸人
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
渡辺 重佳
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
大内 和則
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
松永 準一
東芝マイクロエレクトロニクス技術研究所 東芝研究開発センター
-
太田 雅子
東芝セミコンダクター社
-
大脇 幸人
(株)東芝soc研究開発センター
-
大脇 幸人
(株)東芝 セミコンダクター社
-
土田 賢三
(株)東芝半導体研究開発センター
-
土田 賢二
(株)東芝半導体研究開発センター
-
松永 準一
(株)東芝 セミコンダクター社 マイクロエレクトロニクス技術研究所
-
高島 大三郎
(株)東芝セミコンダクター社半導体研究開発センター
-
稲場 恒夫
(株)東芝半導体研究開発センター
-
大内 和則
(株)東芝研究開発センター先端半導体デバイス研究所
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