メモリセルトランジスタのシュリンクに適したDRAM array architecture
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概要
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DRAMの微細化が進んでいくと、セルトランジスタがそのしきい値をscalingできないためにgate酸化膜厚も薄くできないという問題がある。我々は、この問題を解決するためにメモリセルに"0"データと"1"データを別々に書き込むことで酸化膜にかかる電圧をビット線の振幅以下に抑える方式を考案したので報告する。本方式を採用する事で、0.13um世代のDRAMにおいて酸化膜厚を5.5nmから3.0nmに薄くでき、メモリセルサイズを87%にシュリンクできる。
- 社団法人電子情報通信学会の論文
- 2001-07-26
著者
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高島 大三郎
(株)東芝セミコンダクター社
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高島 大三郎
東芝セミコンダクター社・SoC研究開発センター
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中野 浩明
東芝セミコンダクター社
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高島 大三郎
(株)東芝セミコンダクター社半導体研究開発センター
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