A 32Mb Chain FeRAM with Segment Stitch Array Architecture
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概要
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3層メタルとスタックキャパシタ技術を使ったチップ面積96mm^2の32Mb Chain FeRAMについて報告する。COPメモリセル構造の採用によりメモリセル面積を縮小し、さらにM3プロセスを駆使したセグメント・スティッチワード線方式の導入により、チップ面積の縮小と65.6%の高セル占有率を両立した。また、電源投入時のアレイノイズからメモリセルに記憶されたデータを保護するためにチェーンFeRAMに最適なパワーオン方式を採用し、低スタンバイ電流の内部電源回路およびSRAMと互換性のための改良されたアドレスアクセスモードを搭載した。
- 社団法人電子情報通信学会の論文
- 2003-04-03
著者
-
竹内 義昭
株式会社東芝セミコンダクター社
-
白武 慎一郎
株式会社東芝セミコンダクター社半導体研究開発センター
-
穂谷 克彦
株式会社東芝セミコンダクター社半導体研究開発センター
-
宮川 正
株式会社東芝セミコンダクター社半導体研究開発センター
-
荻原 隆
株式会社東芝セミコンダクター社半導体研究開発センター
-
白武 慎一郎
(株)東芝セミコンダクター社
-
高島 大三郎
(株)東芝セミコンダクター社
-
宮川 正
(株)東芝セミコンダクター社
-
及川 恒平
(株)東芝セミコンダクター社SoC研究開発センター新規メモリ設計技術開発部
-
穂谷 克彦
(株)東芝セミコンダクター社SoC研究開発センター新規メモリ設計技術開発部
-
竹内 義昭
(株)東芝SoC研究開発センター
-
荻原 隆
(株)東芝SoC研究開発センター
-
鴨志田 昌弘
(株)東芝SoC研究開発センター
-
ヨアヒム ハンス・オリバー
Infenion Technologies Japan K. K.
-
レーム ノルベルト
Infenion Technologies Japan K. K.
-
ボールファールト ヨルグ
Infenion Technologies Japan K. K.
-
ヤーコブ ミヒャエル
Infenion Technologies Japan K. K.
-
レール トマス
Infenion Technologies Japan K. K.
-
ヨアヒム ハンス・オリバー
(株)インフィニオンテクノロジーズジャパン
-
高島 大三郎
(株)東芝セミコンダクター社半導体研究開発センター
-
鴨志田 昌弘
(株)東芝 研究開発センター 先端半導体デバイス研究所
-
高島 大三郎
(株)東芝セミコンダクター&ストレージ社半導体研究開発センター
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