Retiming for Sequential Circuits with a Specified Initial State and Its Application to Testability Enhancement
スポンサーリンク
概要
- 論文の詳細を見る
Retiming is a technique to resynthesize a synchronous sequential circuit by rearranging flip-flops. In view of logic optimization, retiming can potentially derive a circuit which is more simplified and testable because retiming can convert several sequential redundancies into combinational redundancies. Retiming methods proposed before have no guarantee to generate the same output sequences when the circuit start from a specified initial state such as the reset state. If the circuit with a specified initial state must have the same output sequences after retiming, rearrangement of flip-flops should be restricted. This paper presents a retiming method for circuits with a specified initial state so that retimed circuits give the same output sequences of the original circuits for any input sequences. In the proposed method, during the procedure of retiming each flip-flop keeps a value corresponding to the initial state and unification of flip-flops with different value is avoided. Our procedure uses 5-valued logic on gate level implementation to describe and calculate the values of flip-flops. Therefore after optimization using our method, the circuit has completely the same behavior as that of the original. Experimental results for ISCAS'89 benchmark circuits show the method can be used to optimize the circuits as well as a method without considering the initial state. And testability of the retimed circuit is more enhanced than that of the original circuit.
- 社団法人電子情報通信学会の論文
- 1995-07-25
著者
-
Kinoshita Kozo
Faculty Of Engineering Osaka University
-
Kajihara Seiji
Faculty Of Computer Science And Systems Engineering Kyushu Institute Of Technology
-
YOTSUYANAGI Hiroyuki
Facullty of Engineering, The University of Tokushima
-
四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部
-
Yotsuyanagi Hiroyuki
Faculty Of Engineering The Univ. Of Tokushima
関連論文
- 交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧
- 部分X分解によるX故障モデルを用いた故障診断手法の高速化(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般)
- 3値テストパターンに対する遅延テスト品質計算とX割当について(遅延故障テスト,VLSI設計とテスト及び一般)
- 抵抗性オープン故障のモデル化とそのテスト生成について(テスト生成,VLSI設計とテスト及び一般)
- TEGチップのデジタル測定によるオープン故障のモデル化の検討(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般)
- 故障励起関数を利用したオープン故障の診断法(ディペンダブルコンピューティング)
- D-10-12 抵抗ラダー型DACの電流テスト容易化設計(D-10. ディペンダブルコンピューティング,一般セッション)
- D-10-13 多重縮退故障に対応するビアオープンとそのテスト生成についての一考察(D-10. ディペンダブルコンピューティング,一般セッション)
- D-10-14 隣接線への論理値割当を行う断線故障検査用テスト生成(D-10. ディペンダブルコンピューティング,一般セッション)
- CMOSゲート回路を断線センサとして用いた部品接合不良検出法
- 隣接信号線を考慮したオープン故障のテストパターンについて(欠陥ベーステスト,VLSI設計とテスト及び一般)
- TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地-)
- オープン故障診断の性能向上について(設計/テスト/検証)
- 隣接信号線を考慮した動的なオープン故障に対する故障診断法(故障診断,VLSI設計とテスト及び一般)
- 多層配線LSI の断線故障検査に関する研究
- 論理IC実装時に発生する抵抗を伴うリード浮きに対する電流テスト能力評価
- D-10-8 スキャンツリー内のフリップフロップの配線法について(D-10.ディペンダブルコンピューティング,一般講演)
- C-12-12 時変電源電圧駆動ダイナミックCMOS時計回路の消費電力評価(C-12.集積回路B(ディジタル),エレクトロニクス2)
- C-12-3 電源電流によるZ80ピン間ブリッジ故障の実時間テスト(C-12.集積回路A(設計・テスト・実装技術),エレクトロニクス2)
- ばらつきを有するICで構成したTTL回路の電源電流による統計的断線故障検出法
- レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- CMOS論理回路の発振を生じるICピン短絡故障検出回路(フォールトトレランス)
- CMOS論理ICの交流電界印加時の電源電流測定によるピン浮き検出法
- 劣化検知テストにおけるパス選択について(テストII,デザインガイア2009-VLSI設計の新しい大地)
- 劣化検知テストにおけるパス選択について(テストII,デザインガイア2009-VLSI設計の新しい大地-)
- 論理回路の動作環境とトランジスタの劣化特性について(設計/テスト/検証)
- スキャンBISTにおけるマルチサイクルテストと部分観測方式の提案と評価(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- スキャンBISTにおけるマルチサイクルテストと部分観測方式の提案と評価(テスト設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 断熱的ダイナミックCMOS論理回路用電源回路
- 断熱的ダイナミックCMOS論理回路用電源回路
- 断熱的ダイナミックCMOS論理回路用電源回路
- 信号値遷移削減のためのドントケア判定率の最適化に関する研究(テストI,デザインガイア2009-VLSI設計の新しい大地-)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
- 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について(テスト生成,デザインガイア2008-VLSI設計の新しい大地-)
- 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について(テストと検証,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 信号値遷移削減のためのドントケア判定率の最適化に関する研究(テストI,デザインガイア2009-VLSI設計の新しい大地)
- CMOSマイクロコンピュータ回路の電源電流によるブリッジ故障検出法
- High Launch Switching Activity Reduction in At-Speed Scan Testing Using CTX : A Clock-Gating-Based Test Relaxation and X-Filling Scheme
- フィールド高信頼化のためのアプローチ(LSIのテスト・評価技術)
- レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般テスト)
- 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成
- A Study of Capture-Safe Test Generation Flow for At-Speed Testing
- On Detection of Bridge Defects with Stuck-at Tests
- A Novel Per-Test Fault Diagnosis Method Based on the Extended X-Fault Model for Deep-Submicron LSI Circuits
- Throughput Analysis of ARQ Schemes in Dialogue Communication over Half-Duplex Line
- Traffic Analysis of the Stop-and-Wait ARQ over a Markov Error Channel
- Channel-Grouping Methods on Go-Back-N ARQ Scheme in Multiple-Parallel-Channel System
- D-10-7 抵抗ラダー型DAC内MOS短絡の電流テスト容易化設計(D-10.ディペンダブルコンピューティング,一般セッション)
- A Novel ATPG Method for Capture Power Reduction during Scan Testing(Dependable Computing)
- A Per-Test Fault Diagnosis Method Based on the X-Fault Model(Dependable Computing)
- A New Method for Low-Capture-Power Test Generation for Scan Testing(Dependable Computing)
- On Design for I_-Based Diagnosability of CMOS Circuits Using Multiple Power Supplies(Computer Components)
- Testing of k-FR Circuits under Highly Observable Condition
- Efficient Methods for Guided-Probe Diagnosis (Special Issue on VLSI Testing and Testable Design)
- 到達不能状態に基づく順序回路の冗長信号線の同時除去法
- フリップフロップ集合の分割による到達不能状態の探索法
- 到達不能状態に基づく順序回路の冗長信号線の同時除去法
- 到達不能状態に基づく順序回路の冗長除去手法
- Synthesis of Testable Sequential Circuits with Reduced Checking Sequences (Special Issue on VLSI Testing and Testable Design)
- Reduction of the Target Fault List and Fault Simulation Method for Crosstalk Faults in Clock-Delayed Domino Circuits(Special Issue on Test and Verification of VLSI)
- IDDQ Test Time Reduction by High Speed Charging of Load Capacitors of CMOS Logic Gates(Special Issue on Test and Verification of VLSI)
- Lead Open Detection Based on Supply Current of CMOS LSIs(Papers Selected from 2003 International Technical Conference on Circuits/Systems, Computers and Communications(ITC-CSCC 2003))
- 実速度スキャンテストベクトルに対する遷移タイミング考慮キャプチャ安全性判定(低消費電力テスト・メモリテスト,VLSI設計とテスト及び一般)
- IEEE1149.1準拠IC間断線の電気検査法
- A Reduced Scan Shift Method for Sequential Circuit Testing (Special Section on VLSI Design and CAD Algorithms)
- Throughput Performances of ARQ Protocols Operating over Generalized Two-State Markov Error Channel
- 到達不能状態を用いた順序回路の冗長除去
- リタイミングと冗長除去を用いた順序回路の簡単化
- リタイミングと冗長除去を用いた順序回路の簡単化
- Efficient Guided-Probe Fault Location Method for Sequential Circuits
- Acceleration Techniques of Multiple Fault Test Generation Using Vector Pair Analysis
- Retiming for Sequential Circuits with a Specified Initial State and Its Application to Testability Enhancement
- CMOS Open Defect Detection by Supply Current Measurement under Time-Variable Electric Field Supply(Special Issue on Test and Verification of VLSI)
- Scan Chain Ordering to Reduce Test Data for BIST-Aided Scan Test Using Compatible Scan Flip-Flops
- Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits(Fault Detection)(Test and Verification of VLSI)
- Test Sequence Generation for Test Time Reduction of IDDQ Testing(Test Generation and Compaction)(Test and Verification of VLSI)
- Test Pattern Generation for CMOS Open Defect Detection by Supply Current Testing under AC Electric Field(Test)(Dependable Computing)
- Sequential Redundancy Removal Using Test Generation and Multiple Strongly Unreachable States(Special Issue on Test and Verification of VLSI)
- Sequential Redundancy Removal Using Test Generation and Multiple Strongly Unreachable States(Special Issue on Test and Verification of VLSI)
- Testable Static CMOS PLA for IDDQ Testing(Special Section on Papers Selected from ITC-CSCC 2000)
- テストベクトル変換手法を用いた低消費電力LOS実速度テスト(設計/テスト/検証)
- A GA-Based X-Filling for Reducing Launch Switching Activity toward Specific Objectives in At-Speed Scan Testing
- Distribution-Controlled X-Identification for Effective Reduction of Launch-Induced IR-Drop in At-Speed Scan Testing
- D-10-4 ESD入力保護能力を低下させないIC間断線の電気的検査用回路(D-10.ディペンダブルコンピューテイング,一般セッション)
- マルチサイクルテスト構造を用いたキャプチャ電力の低減(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
- マルチサイクルテスト構造を用いたキャプチャ電力の低減(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
- パターンマージングによる遷移遅延故障用テストのパス遅延故障検出能力向上手法(低消費電力・遅延テスト・高精度欠陥推定,VLSI設計とテスト及び一般)
- フィールドテストのための温度・電圧推定回路の試作評価(ばらつき・フィールドテスト,VLSI設計とテスト及び一般)
- 低電力BISTにおけるシフトトグル率低減手法について(低消費電力・遅延テスト・高精度欠陥推定,VLSI設計とテスト及び一般)
- マルチサイクルBISTにおけるスキャン出力の電力低減手法 (ディペンダブルコンピューティング)
- ネットリストを用いたドントケアビット数の見積り手法に関する研究 (ディペンダブルコンピューティング)