Scan Chain Ordering to Reduce Test Data for BIST-Aided Scan Test Using Compatible Scan Flip-Flops
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概要
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In this paper, the scan chain ordering method for BIST-aided scan test for reducing test data and test application time is proposed. In this work, we utilize the simple LFSR without a phase shifter as PRPG and configure scan chains using the compatible set of flip-flops with considering the correlations among flip-flops in an LFSR. The method can reduce the number of inverter codes required for inverting the bits in PRPG patterns that conflict with ATPG patterns. The experimental results for some benchmark circuits are shown to present the feasibility of our test method.
- （社）電子情報通信学会の論文
- 2010-01-01
著者
-
四柳 浩之
徳島大学大学院
-
四柳 浩之
徳島大学
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四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部
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Hashizume Masaki
Dept. Of Information Solution Institute Of Technology And Science University Of Tokushima
-
Yotsuyanagi Hiroyuki
Faculty Of Engineering The Univ. Of Tokushima
-
Yotsuyanagi Hiroyuki
Dept. Of Information Solution Institute Of Technology And Science University Of Tokushima
-
YAMAMOTO Masayuki
Dept. of Information Solution, Institute of Technology and Science, University of Tokushima
-
Yamamoto Masayuki
Dept. Of Information Solution Institute Of Technology And Science University Of Tokushima
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