TDC組込み型バウンダリスキャン回路による遅延検出能力評価(テスト容易化設計,VLSI設計とテスト及び一般)
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概要
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ディープサブミクロン(DSM)ICでは,抵抗性ショート欠陥やオープン欠陥が従来の縮退故障の振る舞いをせず,遅延として現れる場合があるため,故障の検出が困難となっている.本研究では微小遅延欠陥を検出するために,過去にTDC(Time-to-Digital Converter)を組み込んだバウンダリスキャン回路が提案されている.本稿ではTDCを組み込んだバウンダリスキャン回路について,試作ICによる遅延検出能力評価を行なう.
- 一般社団法人電子情報通信学会の論文
- 2014-02-03
著者
-
四柳 浩之
徳島大学大学院
-
橋爪 正樹
徳島大学大学院
-
橋爪 正樹
徳島大学大学院ソシオテクノサイエンス研究部情報ソリューション部門
-
櫻井 浩希
徳島大学大学院先端技術科学教育部システム創生工学専攻電気電子創生工学コース
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