3次元実装IC内ダイ間論理信号線の断線に対する電気テスト用回路(<特集>次世代電子機器を支える三次元積層技術と先端実装の設計・評価技術論文)
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概要
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本論文では3次元実装IC内のダイ間の論理信号線に発生する断線の電気テストを可能にする検査用回路とそれを用いたテスト法を提案する.その検査用回路はIEEE1149.1の検査回路を流用するもので,断線の検出と断線配線の特定を可能とするとともに,ESD入力保護回路を変更しないため,その保護能力低下を招かない.本検査用回路によるテスト法の検査能力は回路シミュレーションと,試作ICを用いてプリント配線板上に作製した回路における実験で調査した.その結果,本検査用回路を用いた電気テスト法により完全断線だけでなく,従来のテスト法で見逃す可能性のある抵抗断線,容量断線を検査速度20MHzで検出でき,また断線配線の特定も容易に行えることがわかった.
- 2013-11-01
著者
-
四柳 浩之
徳島大学大学院
-
橋爪 正樹
徳島大学大学院
-
四柳 浩之
徳島大学
-
四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部
-
四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部情報ソリューション部門
-
小西 朝陽
徳島大学大学院先端技術科学教育部
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