TDCを組み込んだ遅延故障検出用テスト容易化設計について(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
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概要
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本研究では,微小遅延欠陥を検出するためにTDC(Time-to-Digital Converter)を組み込んだ遅延故障検出用テスト容易化回路を提案する.ディープサブミクロン(DSM)ICでは,オープン欠陥やショート欠陥を原因とする故障が従来の縮退故障モデルのふるまいをせず,遅延となって現れる場合があるため,故障の検出が困難になってきている.本稿では,TDCを組み込むことで,欠陥の影響により発生する遅延を観測するためのバウンダリスキャンセルについて述べる.提案するTDCを組み込んだバウンダリスキャン回路に対してシミュレーションによる評価を行う.
- 2011-11-21
著者
-
四柳 浩之
徳島大学大学院
-
橋爪 正樹
徳島大学大学院
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四柳 浩之
徳島大学
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四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部
-
Yotsuyanagi Hiroyuki
Faculty Of Engineering The Univ. Of Tokushima
-
Yotsuyanagi Hiroyuki
Dept. Of Information Solution Institute Of Technology And Science University Of Tokushima
-
槇本 浩之
徳島大学大学院先端技術科学教育部システム創生工学専攻電気電子創生工学コース
-
槇本 浩之
徳島大学大学院 先端技術科学教育部 システム創生工学専攻 電気電子創生工学コース
-
四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部情報ソリューション部門
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