CMOS論理ICの交流電界印加時の電源電流測定によるピン浮き検出法
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概要
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本論文では,プリント配線板上に実装されたCM0S論理回路の,はんだ付け不良などにより発生するピン浮きを検出するための新しい検査法を提案する。本検査法では被検査回路の外部から交流電界を印加し,ICの電源電流を測定する。ピン浮きがない場合は,外部から交流電界を印加しても定常時にはそのICに静的電源電流しか流れない。しかしピン浮きがあると,そのICの電源電流に大きな変化が現れる。本論文ではこの性質を用いてピン浮きが検出可能であることを実験により示す。またこの検査法で必要となる検査入力パターンについても明らかにする。
- 社団法人エレクトロニクス実装学会の論文
- 2003-03-01
著者
-
四柳 浩之
徳島大学大学院
-
橋爪 正樹
徳島大学大学院
-
一宮 正博
徳島大学大学院ソシオテクノサイエンス研究部
-
為貞 建臣
徳島大学
-
橋爪 正樹
徳島大学工学部電気電子工学科
-
四柳 浩之
徳島大学工学部電気電子工学科
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為貞 建臣
徳島大学工学部電気電子工学科
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一宮 正博
徳島大学工学部
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橋爪 正樹
徳島大学工学部
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為貞 建臣
徳島大学工学部
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四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部
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