TDCを組み込んだ遅延故障検出用テスト容易化設計について (VLSI設計技術)

スポンサーリンク

概要

• 論文の詳細を見る
• 2011-11-28

著者

• 四柳 浩之

  徳島大学大学院

• 橋爪 正樹

  徳島大学大学院

関連論文

• 交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧
• 抵抗性オープン故障のモデル化とそのテスト生成について (ディペンダブルコンピューティング)
• 故障励起関数を利用したオープン故障の診断法
• 抵抗性オープン故障のモデル化とそのテスト生成について(テスト生成,VLSI設計とテスト及び一般)
• TEGチップのデジタル測定によるオープン故障のモデル化の検討(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般)
• 学生証による出席管理のためのICカードリーダーの試作
• 故障励起関数を利用したオープン故障の診断法(ディペンダブルコンピューティング)
• D-10-12 抵抗ラダー型DACの電流テスト容易化設計(D-10. ディペンダブルコンピューティング,一般セッション)
• D-10-13 多重縮退故障に対応するビアオープンとそのテスト生成についての一考察(D-10. ディペンダブルコンピューティング,一般セッション)
• D-10-14 隣接線への論理値割当を行う断線故障検査用テスト生成(D-10. ディペンダブルコンピューティング,一般セッション)
• CMOSゲート回路を断線センサとして用いた部品接合不良検出法
• 隣接信号線を考慮したオープン故障のテストパターンについて(欠陥ベーステスト,VLSI設計とテスト及び一般)
• TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
• TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
• TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地-)
• オープン故障診断の性能向上について(設計/テスト/検証)
• 隣接信号線を考慮した動的なオープン故障に対する故障診断法(故障診断,VLSI設計とテスト及び一般)
• 多層配線LSI の断線故障検査に関する研究
• 論理IC実装時に発生する抵抗を伴うリード浮きに対する電流テスト能力評価
• D-10-8 スキャンツリー内のフリップフロップの配線法について(D-10.ディペンダブルコンピューティング,一般講演)
• C-12-12 時変電源電圧駆動ダイナミックCMOS時計回路の消費電力評価(C-12.集積回路B(ディジタル),エレクトロニクス2)
• C-12-3 電源電流によるZ80ピン間ブリッジ故障の実時間テスト(C-12.集積回路A(設計・テスト・実装技術),エレクトロニクス2)
• ばらつきを有するICで構成したTTL回路の電源電流による統計的断線故障検出法
• レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
• CMOS論理回路の発振を生じるICピン短絡故障検出回路(フォールトトレランス)
• CMOS論理ICの交流電界印加時の電源電流測定によるピン浮き検出法
• 断熱的ダイナミックCMOS論理回路用電源回路
• 断熱的ダイナミックCMOS論理回路用電源回路
• 断熱的ダイナミックCMOS論理回路用電源回路
• IEEE1149.1準拠IC間断線の電気検査法 (特集 次世代基板実装を支える検査技術)
• CMOSマイクロコンピュータ回路の電源電流によるブリッジ故障検出法
• レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
• レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
• レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
• 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般テスト)
• 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
• 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
• 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
• 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成
• D-10-7 抵抗ラダー型DAC内MOS短絡の電流テスト容易化設計(D-10.ディペンダブルコンピューティング,一般セッション)
• 到達不能状態に基づく順序回路の冗長信号線の同時除去法
• フリップフロップ集合の分割による到達不能状態の探索法
• 到達不能状態に基づく順序回路の冗長信号線の同時除去法
• IEEE1149.1準拠IC間断線の電気検査法
• Scan Chain Ordering to Reduce Test Data for BIST-Aided Scan Test Using Compatible Scan Flip-Flops
• テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法 (VLSI設計技術)
• テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法 (ディペンダブルコンピューティング)
• TDCを組み込んだ遅延故障検出用テスト容易化設計について (ディペンダブルコンピューティング)
• TDCを組み込んだ遅延故障検出用テスト容易化設計について (VLSI設計技術)
• D-10-4 ESD入力保護能力を低下させないIC間断線の電気的検査用回路(D-10.ディペンダブルコンピューテイング,一般セッション)
• D-10-3 隣接線を考慮したパターン併合によるオープン故障用テストパターン生成(D-10.ディペンダブルコンピューテイング,一般セッション)
• TDCを組み込んだ遅延故障検出用テスト容易化設計について(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
• テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
• TDCを組み込んだ遅延故障検出用テスト容易化設計について(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-)
• テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-)
• オープン故障診断の性能向上について
• TDCを組み込んだ遅延故障検出用テスト容易化設計について
• テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法
• テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法
• TDCを組み込んだ遅延故障検出用テスト容易化設計について
• シグナルインティグリティ不良に対する実証的研究の試み(設計/テスト/検証)
• 3次元実装IC内ダイ間論理信号線の断線に対する電気テスト用回路(次世代電子機器を支える三次元積層技術と先端実装の設計・評価技術論文)
• 隣接TSVを考慮したTSV遅延故障検出法について(遅延テスト, VLSI設計とテスト及び一般)
• 半断線故障検出のための信号遅延の特性評価(遅延テスト, VLSI設計とテスト及び一般)
• TDC組込み型バウンダリスキャン回路による遅延検出能力評価(テスト容易化設計,VLSI設計とテスト及び一般)
• シグナルインティグリティ不良に対する実証的研究の試み

もっと見る 閉じる

スポンサーリンク