交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧
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概要
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プリント配線板上に実装されたCMOS論理ICのリード浮きを,検査対象リードの上部とプリント配線板の下に検査時にのみ設置した電極間に交流電圧を加え,発生する交流電界で現れる電源電流異常で検出する検査法が提案済みである。しかし,その電極に印加する交流電圧の大きさが何によって決まるのか明らかにされていない。そこで,われわれはCMOS LSIのリード浮き検出を可能にする交流電圧の大きさを実験により調査した。本論文ではその電圧の大きさは検査対象LSIのパッケージの形状,論理しきい値電圧,使用するプリント配線板に依存すること,ならびにリード浮き発生信号線への出力論理値に依存する場合があることを示す。
- 2007-05-01
著者
-
四柳 浩之
徳島大学大学院
-
橋爪 正樹
徳島大学大学院
-
一宮 正博
徳島大学大学院ソシオテクノサイエンス研究部
-
高木 正夫
詫間電波工業高等専門学校電子工学科
-
橋爪 正樹
徳島大学大学院ソシオテクノサイエンス研究部 情報ソリューション部門
-
四柳 浩之
徳島大学大学院ソシオテクノサイエンス研究部
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