3.4Vデジタル携帯電話用の超小型高出力ヘテロ接合FET
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概要
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0.8μm長WSiゲートとドライリセスエッチングプロセスを適用した高出力ダブルドープダブルヘテロ接合FETを試作した。オン抵抗は2.3Ω・mm, 最大ドレイン電流は640mA/mm, 相互コンダクタンスは330mS/mm, ゲート-ドレイン耐圧は12.7Vである。3.4V動作における950MHzのπ/4シフトQPSK信号を用いた評価より、-51.5dBcの50kHz離調隣接チャネル漏洩電力時に1.23W(30.9dBm)の出力と56.3%の電力付加効率をゲート幅7.0mmの素子で得た。また、A級動作を想定した考察から、PDC規格を満たすFETの最小ゲート幅を見積もる方法を示した。
- 社団法人電子情報通信学会の論文
- 1997-01-24
著者
-
山口 佳子
Nec関西エレクトロニクス研究所
-
富田 正俊
NEC関西エレクトロニクス研究所
-
岩田 直高
NEC関西エレクトロニクス研究所
-
葛原 正明
ULSIデバイス開発研究所
-
葛原 正明
日本電気
-
及川 洋一
Nec Ulsiデバイス開発研究所
-
及川 洋一
ULSIデバイス開発研究所
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