More Mooreに立ちはだかるCMOSばらつきの理解に向けて(低電力設計,システムオンシリコンを支える設計技術)
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概要
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デバイス寸法がナノメートルの領域に入ってきた現在、デバイス特性のばらつきはLSI設計における深刻な問題となってきた。デバイスの更なる微細化や製造プロセスやデバイス構造の複雑化は、特性ばらつき量の拡大だけでなく、ストレスのばらつきや活性化度のばらつきなど、新たなばらつき要因の発生も引き起こしている。デバイスの特性ばらつきは、今やMore Moore方向への更なる発展を阻む主要な要因となった。本講演では、CMOSばらつきの原因を説明し、その現状と将来動向を述べる。また、CMOSばらつきへの対策についても触れる。取り上げるCMOSばらつきは、主に製造プロセスやデバイス構造に起因したばらつきであるが、ランダムテレグラフノイズやBTI(Bias Temperature Instability)のような動的に変化する特性ばらつきについても紹介する。
- 2011-02-23
著者
-
小野寺 秀俊
京都大学工学部電子工学科
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
Onodera H
Kyoto Univ. Kyoto‐shi Jpn
-
Onodera Hidetoshi
Kyoto Univ. Kyoto‐shi Jpn
-
小野寺 秀俊
滋賀県立大学工学部
-
小野寺 秀俊
京都大学大学院工学研究科電子通信工学専攻
-
小野寺 秀俊
京都大学情報学研究科通信情報システム専攻:京都大学光・電子理工学教育研究センター
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