ばらつき考慮設計に向けて(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
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概要
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ばらつきはLSI設計における古くからの重要課題である。以前は、チップ間の特性変動に対して、チップ内のばらつきは多くの場合に無視できた。しかし、近年の微細プロセスでは、不純物の揺らぎなど原子レベルの本質的なゆらぎにより、無視し得ない量のチップ内ばらつきが発生する。本報告では、まず0.35μm、0.18μm、90nmの3世代におけるばらつき特性の具体例を紹介し、チップ内ばらつきが増加している状況を確認する。また、ばらつきが回路遅延に及ぼす影響を評価する。製造性を向上させばらつきを抑制する方法として、レイアウトのデザインルールに各種の制約を設ける方法(RDR:Restrictive Design Rule)や、規則的なレイアウト構造を導入する方法が考えられている。レイアウトに導入した規則性の効果を、90nmのテスト回路と45nmの露光シミュレーションにより評価した結果を紹介する。90nmプロセスでは規則性の効果は薄い一方で、45nmプロセスでは適切な規則性導入が必要であることを示す。
- 社団法人映像情報メディア学会の論文
- 2008-10-22
著者
-
小野寺 秀俊
京都大学工学部電子工学科
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
小野寺 秀俊
京都大学情報学研究科:jst Crest
-
小野寺 秀俊
京都大学大学院情報学研究科:jst Crest
-
Onodera H
Kyoto Univ. Kyoto‐shi Jpn
-
Onodera Hidetoshi
Kyoto Univ. Kyoto‐shi Jpn
-
小野寺 秀俊
滋賀県立大学工学部
-
小野寺 秀俊
京都大学大学院工学研究科電子通信工学専攻
-
小野寺 秀俊
京都大学情報学研究科通信情報システム専攻:京都大学光・電子理工学教育研究センター
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