CMOS論理ゲートにおける貫通電流を考慮した遅延時間の定式化
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概要
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高性能なVLSIの設計と検証を行う上で正確な回路動作時間の見積りが重要である。従来、CMOS論理ゲート遅延時間の解析的検討が行われているが、人力信号の遷移期間中に発生する貫通電流の影響が十分考慮されていなかった。本稿では貫通電流成分を考慮した遅延の導出手法について述べ、貫通電流成分が伝搬遅延時間に与える影響の大きさを示す。
- 社団法人電子情報通信学会の論文
- 1996-03-11
著者
-
平田 昭夫
京都大学工学研究科
-
平田 昭夫
京都大学大学院 情報学研究科 通信情報システム専攻
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
田丸 啓吉
京都大学大学院 情報学研究科 通信情報システム専攻
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