A-3-7 集積回路遅延ワーストケース解析の比較 : ベクトル合成モデルとトランジスタ電流モデル
スポンサーリンク
概要
- 論文の詳細を見る
- 社団法人電子情報通信学会の論文
- 1999-08-16
著者
関連論文
- A-3-16 設計対象毎に生成したスタンダードセルライブラリによるLSI設計
- スタンダードセルライブラリ構成法の検討
- パラメータの変化に柔軟に対応可能なタイミングモデル : DFF, 複合セルへの適用
- P2Lib : スタンダードセルライブラリ自動生成システム
- CRCπ型負荷を駆動するCMOS論理ゲートにおける貫通電流による消費電力の導出
- CMOS論理ゲートにおける貫通電流を考慮した遅延時間の定式化
- 抵抗アレイモデルを用いたアナログ回路用概略配線手法
- ばらつき考慮設計に向けて(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- ばらつき考慮設計に向けて(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- CK-2-10 CMOSミリ波回路におけるオンチップ伝送線路のモデル化(CK-2.ミリ波実用化に向けたデバイス・回路・システム技術の現状と将来,ソサイエティ特別企画,ソサイエティ企画)
- CK-2-10 CMOSミリ波回路におけるオンチップ伝送線路のモデル化(CK-2.ミリ波実用化に向けたデバイス・回路・システム技術の現状と将来,ソサイエティ企画)
- AT-1-1 ばらつき考慮DFMの課題と期待(AT-1. LSI設計におけるDFM設計技術の最新動向,チュートリアルセッション,ソサイエティ企画)
- 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ランダムばらつきを利用したトラック入れ替えによるFPGAの速度と歩留まり向上(リコンフィギャラブルシステム1,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
- ダミーフィルが配線の高周波特性に与える影響(システム設計及び一般)
- ダミーフィルが配線の高周波特性に与える影響(微細化関連技術,システム設計及び一般)
- C-elementのソフトエラー耐性を強化した65nm Bistable Cross-coupled Dual Modular Redundancy (BCDMR) FF.(低電圧/低消費電力技術,新デバイス・回路とその応用)
- C-elementのソフトエラー耐性を強化した65nm Bistable Cross-coupled Dual Modular Redundancy (BCDMR) FF.(高信頼技術,低電圧/低消費電力技術,新デバイス・回路とその応用)
- 静的遅延解析のための等価ゲート入力波形導出法 : VDSMプロセスに起因する波形歪みへの対応
- 静的遅延解析のための等価ゲート入力波形導出法 : VDSMプロセスに起因する波形歪みへの対応
- 静的遅延解析のための等価ゲート入力波形導出法 : VDSMプロセスに起因する波形歪みへの対応(FPGAとその応用及び一般)
- C-12-26 MOSトランジスタの基板抵抗がインダクティブピーキング回路の周波数特性に与える影響(MOSモデリング・フィルタ,C-12.集積回路,一般セッション)
- C-12-22 基板電圧の制御回路とその面積オーバヘッド(ばらつき補償・次世代回路,C-12.集積回路,一般セッション)
- AI-1-3 ディペンダブルVLSIプラットフォームへの挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- アナログ回路設計方法の再利用率向上手法 : 設計制約とパラメータの確信度の保存と再利用
- 機能特化型プロセッサアレイによるSoCアーキテクチャ
- 演算器共有・選択を考慮したパイプラインデータパスの合成手法
- トランジスタ製造ばらつきにおけるチップ内特性変動を考慮した統計遅延解析手法
- トランジスタ製造ばらつきにおけるチップ内特性変動を考慮した統計遅延解析手法
- トランジスタ製造ばらつきにおけるチップ内特性変動を考慮した統計遅延解析手法
- 集積回路の歩留まり最適化の一手法 : 応答曲面の近似精度向上を伴う最適化法
- ゲート毎の電源電圧変動を考慮した静的遅延解析法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ゲート毎の電源電圧変動を考慮した静的遅延解析法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性
- デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性(アナログ・デジアナ・センサ,通信用LSI)
- FPGA設計用統合環境を用いたASIC設計事例
- FPGA設計用統合環境を用いたASIC設計事例
- FPGA設計用統合環境を用いたASIC設計事例
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETのばらつきモデル化手法とワーストケース解析への応用
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 中間モデルを用いたMOSFETの統計的モデル化手法
- 局所最適化法に適したBSIM3v3パラメータ計算手法
- 微細プロセスに適した電流モード循環型A/D変換器
- ベクトル並列信号処理プロセッサ(VP-DSP)における設計環境
- ベクトル並列信号処理プロセッサ(VP-DSP)における設計環境
- A-3-2 確率過程モデルによる大域的最適手法と回路の歩留まり最適化問題への応用
- A-3-10 テーブルによるセル統計的遅延モデルのチップ内ばらつきへの適用
- ベクトル合成モデルによる集積回路遅延特性のワーストケース解析(電子システムの設計技術と設計自動化)
- A-3-7 集積回路遅延ワーストケース解析の比較 : ベクトル合成モデルとトランジスタ電流モデル
- コマンド言語による集積回路統計解析CADの開発
- アナログ/ディジタル混載LSIのCAD技術
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 資源共有型VLIWプロセッサの性能評価(FPGAとその応用及び一般)
- 資源共有型VLIWプロセッサの性能評価(FPGAとその応用及び一般)
- 資源共有型VLIWプロセッサの性能評価(FPGAとその応用及び一般)
- SystemCとBachを用いたLSI設計手法
- SystemCとBachを用いたLSI設計手法
- SystemCとBachを用いたLSI設計手法
- トランジスタ特性におけるチップ内ばらつきのモデル化手法(システムLSIの設計技術と設計自動化)
- ばらつきを利用し補償するための再構成可能回路(システムオンシリコン設計技術並びにこれを活用したVLSI)
- CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法
- CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法
- ばらつきを利用し補償するための再構成可能回路(システムオンシリコン設計技術並びにこれを活用したVLSI)
- エネルギ最小周波数を利用したタスク再配置によるマルチプロセッサ向け消費エネルギ削減手法(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)
- エネルギ最小周波数を利用したタスク再配置によるマルチプロセッサ向け消費エネルギ削減手法(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)
- エネルギ最小周波数を利用したタスク再配置によるマルチプロセッサ向け消費エネルギ削減手法
- グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 : レイアウト設計への適用
- 複数隣接配線による遅延時間の変化量の検証
- 近似ワーストケースを用いた歩留まり最適化手法
- 近似ワーストケースを用いた歩留まり最適化手法
- 論理シミュレーションを用いた消費電力見積もりの高精度化手法
- More Mooreに立ちはだかるCMOSばらつきの理解に向けて(低電力設計,システムオンシリコンを支える設計技術)
- ベクトルDSPを用いた携帯端末におけるテレビ電話システム
- 携帯TV電話に適した16並列パイプラインDSPの設計
- C-12-20 ディジタル回路遅延の経年劣化とそのモデル化について(デジタル集積回路,C-12.集積回路,一般セッション)
- 測定時の劣化の影響を除去した高速NBTI回復特性センサーの検討(ポスター講演,学生・若手研究会)
- A-3-6 隣接配線による遅延時間増加量の等価対地容量への縮約の検討
- 駆動力可変セルレイアウト生成システムによるスタンダードセルライブラリ開発
- 駆動力可変セルレイアウト生成システムによるスタンダードセルライブラリ開発
- A-3-4 Dフリップフロップの低消費電力化設計
- Self-Timed Cut-Off 法の待ち時間動的最適化によるリーク電流削減手法
- Self-Timed Cut-Off法の待ち時間動的最適化によるリーク電流削減手法(低消費)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- Self-Timed Cut-Off法の待ち時間動的最適化によるリーク電流削減手法(低消費)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- Self-Timed Cut-Off法の待ち時間動的最適化によるリーク電流削減手法(低消費)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- Self-Timed Cut-Off法の待ち時間動的最適化によるリーク電流削減手法(低消費)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- アクセスパターンによるレジスタファイルの高位消費電力モデル(システム設計及び一般)
- アクセスパターンによるレジスタファイルの高位消費電カモデル(システム設計および一般)
- A-3-4 ソフトコアプロセッサにおけるレジスタファイルの消費電カモデル(A-3. VLSI設計技術)
- C-12-51 細粒度基板電圧制御に用いるDA変換回路(C-12.集積回路,一般セッション)
- 伝送線路の損失に対する異常表皮効果の影響
- 駆動力可変レイアウト生成機構
- 伝送線路の損失に対する異常表皮効果の影響
- 4-1 再構成可能ディペンダブルVLSIプラットホーム(4.次世代に向けてのシステムLSI,転換期に来たシステムLSI技術と将来への展望)