デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性(アナログ・デジアナ・センサ,通信用LSI)
スポンサーリンク
概要
- 論文の詳細を見る
クロック生成向けPLLはリング型VCOを用いた回路構成が一般的であり,LC型VCOを用いたクロック生成用PLLについてほとんど議論が行なわれてこなかった.周波数変動範囲,面積,電力の点でリング型PLLが優れているためである.しかし,動作速度の向上とともに,厳格なジッタ特性が要求されるようになっている.リング型PLLでは要求特性を満たすためにさまざまな補正回路が必要となり,設計の複雑化や電力・面積の増大を招く.リング型PLLの性能優位性に関する将来動向は議論されたことがない.本論文では,LC型PLLとリング型PLLの性能比較を1)現状プロセスで試作,評価した特性の実測値,2)将来プロセスを想定した設計実験による特性の予測値,を用いて行なう.特性の将来予測結果より,LC型VCOを用いたPLLの利用可能性が高まっていく傾向が確認できた.
- 社団法人電子情報通信学会の論文
- 2003-09-05
著者
-
橋本 昌宜
大阪大学大学院情報科学研究科
-
小野寺 秀俊
京都大学大学院 情報学研究科 通信情報システム専攻
-
宮崎 崇仁
京都大学大学院情報学研究科 通信情報システム専攻
-
橋本 昌宜
科学技術振興事業団 さきがけ研究21
関連論文
- メディア処理向け再構成可能アーキテクチャでの動画像復号処理の実現(VLSI設計技術とCAD)
- 大学院情報系学生に対する技術者倫理教育(技術者倫理・情報倫理教育の現状と課題,及び一般)
- 柔軟な信頼性を実現する粗粒度再構成可能アーキテクチャの検討(ディペンダブル設計,デザインガイア2008-VLSI設計の新しい大地)
- 柔軟な信頼性を実現する粗粒度再構成可能アーキテクチャの検討(ディペンダブル設計,デザインガイア2008-VLSI設計の新しい大地-)
- グラウンド平面・シールド配線によるシステム・オン・パネルの配線間容量の低減と容量見積りの容易化(レイアウト設計,システムLSI設計とその技術)
- システム液晶のための配線容量抽出手法(レイアウト設計検証, システムLSIの設計技術と設計自動化)
- システム液晶のための配線容量抽出手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- システム液晶のための配線容量抽出手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- メディア処理向け再構成可能アーキテクチャでの動画像復号処理の実現
- 確率的動作モデルを用いたオシレータベース物理乱数生成器の設計手法 (ディペンダブルコンピューティング)
- 確率的動作モデルを用いたオシレータベース物理乱数生成器の設計手法 (VLSI設計技術)
- 確率的動作モデルを用いたオシレータベース物理乱数生成器の設計手法
- nMOSレベルシフタ回路の性能比較手法について(モデル・回路,組込技術とネットワークに関するワークショップETNET2008)
- nMOSレベルシフタ回路の性能比較手法について(モデル・回路,組込技術とネットワークに関するワークショップETNET2008)
- nMOSレベルシフタ回路の性能比較手法について(モデル・回路,組込技術とネットワークに関するワークショップETNET2008)
- 高時間分解能を実現するSETパルス幅測定回路の提案(ディペンダブル設計,物理設計及び一般)
- 遅延計算におけるインダクタンスを考慮すべき配線の統計的選別手法
- 柔軟な信頼性を実現する粗粒度再構成可能アーキテクチャの検討(ディペンダブル設計,デザインガイア2008-VLSI設計の新しい大地)
- 低エネルギー動作に適した超低電圧プロセッサのアーキテクチャ評価
- 国際会議への論文の執筆ガイド : VLSI設計技術分野での一考察(招待講演,デザインガイア2010-VLSI設計の新しい大地-)
- AS-1-4 製造ばらつきや環境変動を許容するサブスレッショルド回路設計(AS-1.サブスレッショルドCMOS回路技術,シンポジウムセッション)
- 電源ノイズに注目した電源遮断法の実機評価 (集積回路)
- 低エネルギー動作に適した超低電圧プロセッサのアーキテクチャ評価
- レイアウトを考慮した基板バイアスクラスタリング手法(低消費電力設計,システムオンシリコンを支える設計技術)
- サブスレッショルド回路における基板バイアスを考慮したトランジスタのばらつきモデリングとリングオシレータを用いた検証(低消費電力設計,システムオンシリコンを支える設計技術)
- 基板バイアス印加レイアウト方式の面積効率と速度制御性の評価(低消費電力設計,信号処理,LSI,及び一般)
- 基板バイアス印加レイアウト方式の面積効率と速度制御性の評価(低消費電力設計,信号処理,LSI,及び一般)
- 基板バイアス印加レイアウト方式の面積効率と速度制御性の評価(低消費電力設計,信号処理,LSI,及び一般)
- 遅延ばらつきを考慮したVLSIタイミング検証(設計・CAEによる実装イノベーション)
- タイミング歩留まり改善を目的とする演算カスケーディング
- 性能歩留まり改善を目的とする演算器カスケーディングの提案(プロセッサ,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2008))
- 性能歩留まり改善を目的とする演算器カスケーディングの提案(プロセッサ,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2008))
- 電源ノイズ考慮統計的タイミング解析を用いたデカップリング容量割当手法(低消費電力設計,システムオンシリコンを支える設計技術)
- A-3-9 シャントコンダクタンスを挿入したオンチップ伝送線路のアイパターン評価(A-3.VLSI設計技術,一般講演)
- 電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション手法(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション手法(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション手法
- 電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション手法
- A-3-17 ロードマップに準拠したSPICEトランジスタモデルの構築(A-3.VLSI設計技術,一般講演)
- 電流変動に着目した広範囲な製造・環境ばらつき対応ゲート遅延モデル (DFM)
- C-12-39 LC共振器におけるMOSFETの抵抗成分を考慮した等価並列抵抗の見積もり(C-12.集積回路C(アナログ),エレクトロニクス2)
- A-3-12 オンチップ伝送線路の基板損失に対する下層配線の影響(A-3. VLSI設計技術, 基礎・境界)
- オンチップ高速信号伝送用配線の解析的性能評価(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)
- オンチップ高速信号伝送用配線の解析的性能評価(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)
- オンチップ高速信号伝送用配線の解析的性能評価
- オンチップ高速信号伝送用配線の解析的性能評価
- ゲート毎の電源電圧変動を考慮した静的遅延解析法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ゲート毎の電源電圧変動を考慮した静的遅延解析法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性
- A-3-6 オンチップ高速信号配線における波形歪みの影響
- デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 : LC発振型VCOを用いたPLLの有効性(アナログ・デジアナ・センサ,通信用LSI)
- nMOSレベルシフタ回路の性能比較手法について(モデル・回路,組込技術とネットワークに関するワークショップETNET2008)
- 液晶ディスプレイ用サンプリング回路におけるサンプリングパルスとトランジスタサイズの最適設計手法(VLSI設計技術とCAD)
- 液晶ディスプレイ用サンプリング回路の最適性について(演算回路/専用回路,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 液晶ディスプレイ用サンプリング回路の最適性について(演算回路/専用回路,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 画素充電率制約を満足する液晶ドライバ回路のトランジスタサイズ決定技術(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 画素充電率制約を満足する液晶ドライバ回路のトランジスタサイズ決定技術(システムオンシリコン設計技術並びにこれを活用したVLSI)
- A-3-4 液晶ディスプレイ用サンプリング回路の設計手法について(A-3.VLSI設計技術,基礎・境界)
- システム液晶のための配線容量抽出手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- システム液晶のための配線容量抽出手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- バス配線における誘導性クロストークノイズによる遅延変動の実測とノイズ重ね合わせ効果の検証(システムオンシリコン設計技術並びにこれを活用したVLSI)
- バス配線における誘導性クロストークノイズによる遅延変動の実測とノイズ重ね合わせ効果の検証(システムオンシリコン設計技術並びにこれを活用したVLSI)
- スタンダードセルで構成された電源ノイズ波形測定回路の提案(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- スタンダードセルで構成された電源ノイズ波形測定回路の提案(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- 90nmグローバル配線における誘導性クロストークノイズによる遅延変動の実測(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 90nmグローバル配線における誘導性クロストークノイズによる遅延変動の実測(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 90nmグローバル配線における誘導性クロストークノイズによる遅延変動の実測
- nMOSダイナミック論理を用いた液晶駆動回路の設計手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- nMOSダイナミック論理を用いた液晶駆動回路の設計手法(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 90nmグローバル配線における誘導性クロストークノイズによる遅延変動の実測
- 誘導性・容量性クロストークノイズによる遅延変動の測定と評価(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 国際会議への論文の執筆ガイド : VLSI設計技術分野での一考察(デザインガイア2010-VLSI設計の新しい大地-)
- SSTAにおける空間的相関を持つ製造ばらつきのグリッドベースモデル化法の検討(ばらつき解析と耐ばらつき設計,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- SSTAにおける空間的相関を持つ製造ばらつきのグリッドベースモデル化法の検討(ばらつき解析と耐ばらつき設計,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- SSTAにおける空間的相関を持つ製造ばらつきのグリッドベーズモデル化法の検討(ばらつき解析と耐ばらつき設計,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
- 製造・環境ばらつきを考慮したタイミング検証技術(プロセス・デバイス・回路シミュレーション及び一般)
- 製造・環境ばらつきを考慮したタイミング検証技術(プロセス・デバイス・回路シミュレーション及び一般)
- A-3-10 統計的電源ノイズモデル化に適した適応的領域分割法(A-3.VLSI設計技術,一般講演)
- A-3-17 加算器を用いたsubthreshold回路の設計指針の検討(A-3.VLSI設計技術,一般講演)
- A-3-6 低電圧回路向け基板電位制御レイアウト方式の面積効率評価(A-3.VLSI設計技術,一般講演)
- A-3-5 メッシュ型クロック分配網のスキュー評価(A-3.VLSI設計技術,一般講演)
- A-3-1 空間的相関を考慮したSSTAにおける領域の分割数と精度(A-3.VLSI設計技術,一般講演)
- 電源ノイズの空間的相関を考慮した統計的タイミング解析 (第20回 回路とシステム軽井沢ワークショップ論文集) -- (DFM(1))
- 短距離ブロック内配線の自己発熱 (第20回 回路とシステム軽井沢ワークショップ論文集) -- (デバイスモデリング)
- A-3-14 短距離ブロック内配線の自己発熱問題の将来予測(A-3.VLSI設計技術,一般講演)
- A-3-16 電源ノイズ解析のための回路動作部表現法の評価(A-3.VLSI設計技術,一般講演)
- 誘導性・容量性クロストークノイズによる遅延変動の測定と評価(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 電源ノイズに注目した電源遮断法の実機評価(ポスター講演,学生・若手研究会)
- 動的再構成可能アーキテクチャによる故障回避機構の定量的信頼性評価(信頼性,非同期)
- 超低電圧サブスレショルド回路設計(招待講演,デザインガイア2011-VLSI設計の新しい大地-)
- 超低電圧サブスレショルド回路設計(招待講演,デザインガイア2011-VLSI設計の新しい大地-)
- 中性子起因SEMTの電源電圧及び基板バイアス依存性測定 (ディペンダブルコンピューティング)
- A-3-6 電気的タイミング故障のデバッグ向けオンチップリアルタイム電源電圧センサ(A-3.VLSI設計技術,一般セッション)
- 中性子起因SEMTの電源電圧及び基板バイアス依存性測定(ディペンダブル設計(2),デザインガイア2012-VLSI設計の新しい大地-)
- 動的部分再構成による故障回避に関する一考察(高信頼性と画像認識,デザインガイア2012-VLSI設計の新しい大地-)
- 中性子起因SEMTの電源電圧及び基板バイアス依存性測定(デイペンダブル設計(2),デザインガイア2012-VLSI設計の新しい大地-)
- センサノート間静電容量結合に基づく距離推定に向けた電極形状の検討(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- センサノート間静電容量結合に基づく距離推定に向けた電極形状の検討(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)
- オンチップセンサを用いたばらつき自己補償手法の検討(ディペンダブル(1),システムオンシリコンを支える設計技術)
- センサノート間静電容量結合に基づく距離推定に向けた電極形状の検討(ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般)